JPH0754965B2

JPH0754965B2 - 水平同期再生装置

Info

Publication number: JPH0754965B2
Application number: JP61110736A
Authority: JP
Inventors: 郁也荒井; 敏則村田; 茂平畠
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-05-16
Filing date: 1986-05-16
Publication date: 1995-06-07
Anticipated expiration: 2010-06-07
Also published as: JPS62268274A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディジタルテレビ受信機に係り、特にバースト
信号周波数と水平同期信号周波数が所定の関係にない非
標準テレビジョン信号をディジタル信号処理するのに好
適な水平同期再生装置に関する。

〔従来の技術〕

従来のアナログ信号処理方式のテレビジョン受信機では
困難であった高画質化の問題、つまり、輝度・色信号分
離性能、同期性能等の性能向上の問題、更にはアナログ
部品による部品ばらつきの問題点を解決すべく、テレビ
ジョン受信機のビデオ段以降をすべてディジタル信号処
理するディジタルテレビジョン受信機が検討されてい
る。このようなディジタルテレビジョン受信機では同期
系回路もディジタル化されており、従来例として特開59
−50669号などがある。第８図はその従来例であって、8
01はビデオ信号をディジタル化するためのA/D変換器、8
02はビデオ信号から同期信号を得るための同期分離回
路、803は位相検波回路、804はループフィルタ、805は
カウンタ回路から構成される発振回路、806は805の出力
パルス位相を微調する遅延回路、807は水平ドライブ回
路、808は水平出力回路、809は比較信号発生回路であ
る。

第８図の概略を説明すると、ビデオ信号はA/D変換器801
でディジタル化され、同期分離回路802に加えられ水平
同期パルスを得る。一方、水平出力回路808の出力パル
ス、例えば水平フライバックパルスは比較信号発生回路
809で積分され、前記の水平同期パルスとともに位相検
波回路803に入力され、この両パルスの位相比較が行わ
れ、位相誤差信号が得られる。位相誤差信号はループフ
ィルタ804により平均化され、この信号を制御信号とし
て、発振回路805の水平発振周波数と位相を制御し、入
力の水平同期信号に一致さる。一方、ループフィルタ80
4の出力の一部を用いて遅延回路806の遅延量を制御し、
前記水平同期信号の位相を微調する。この遅延回路806
の出力が水平ドライブ回路807、水平出力回路808を通し
て水平偏向出力となる。

以上のようなPLL（フェーズ・ロックド・ループ）回路
によって水平発振周波数と位相を入力の同期信号に同期
させようとするものである。

〔発明が解決しようとする問題点〕

しかし、このような従来装置では、以下に述べる理由に
よって安定な動作が行われないという欠点があった。

今、発振回路805に入力される計数クロック周波数_Ｓ
と_Ｓ＝４_SC（_SC:カラーサブキャリア周波数）に
選ぶと、通常、NTSC信号が入力されれば、_Ｓ＝910
_Ｈ（_H:入力ビデオ信号の水平同期周波数）の関係があ
る。ところが、VTRやゲーム機器などのビデオ信号で
は、この関係が成り立たない場合があり、たとえば、
_Ｓ＝911.4_Ｈという関係になったとすれば、上記の発
振回路705では、計数クロックを911カウントダウンして
水平同期発振を行った後に遅延回路806で遅延させ微調
を行う。

このように発振回路805のカウントダウン数＝911に固定
され、後の微調を遅延回路806だけで行った場合には、
第９図の波形図に示すように遅延回路806の遅延量が蓄
積される結果となる。ここで第９図の（ａ）は同期分離
回路802によって得られた水平同期信号H_Sで、そのとなっている。また、第９図（ｂ）は、発振回路805の
発振開始（または発振終了）位置であり、（ｃ）は遅延
回路806によって微調された水平発振出力波形H_Dであ
る。第９図で波形（ａ）と（ｃ）がある時間Ｔで同期し
た場合期間後に次の水平発振出力信号が得られる。この時、遅
延回路806の遅延量＝０であるため、水平同期信号H_Sと
水平発振出力信号H_Dとの間に位相誤差を生じるため、遅延回路806が動作し更に次の水平発振
出力信号H_Dは期間後に出力される。しかし、ここでも水平同期信号H_S
と水平発振出力信号H_D間に位相誤差τを生じるので、期間後に水平発振出力信号H_Dが得られる。ところがこの
時には水平同期信号H_Sと水平発振出力信号H_D間の位相誤
差が２τとなる。このように逐次位相誤差が蓄積されて
ゆくため、遅延回路806の遅延量としては無限大の遅延
量が必要となってしまうことになる。また、この位相誤
差が発振回路805に与えられる計数クロックの１クロッ
ク分以上となったら、発振回路805の計数値を変更する
ようにする場合もあるが、このようにすると遅延回路80
6の遅延量もリセットされてしまい、水平発振にジッタ
を生じる結果となる。

以上のように従来例においては、水平発振の微調用の遅
延回路の遅延量が無限大必要となるか、あるいは、遅延
量が有限量であっても水平発振出力にジッタを生じてし
まうという欠点があった。

本発明の目的は上述した従来装置の欠点を改善して、同
期精度の向上を図るとともに、ハード規模も比較的に小
さくてすむディジタル信号処理による水平同期再生回路
を提供することにある。

〔問題点を解決するための手段〕本発明では、上記目的を達成するため、従来例における
水平同期発振周波数の微調用遅延回路を発振回路の前に
置き、VCOからの計数クロックを１クロック周期の範囲
で必要に応じ自由に遅延させることにより計数クロック
の周波数を調整することが可能となり、この微調された
計数クロックを次段の発振回路でカウントダウンすれ
ば、発振周波数と位相の安定した再生水平同期信号が得
る。

〔実施例〕

以下、本発明の一実施例について図面を用いて説明す
る。

第１図は本発明による水平同期再生回路の概略を示すブ
ロック図である。同図において、１はベースバンドのア
ナログビデオ信号をディジタルビデオ信号に変換するA/
D変換器、21はA/D変換器１の出力ビデオ信号からバース
ト信号を抜き出すバースト抽出回路、22はバースト抽出
回路21で得られたバースト信号と電圧制御発振器（VC
O）５より発振される４_SC（_SC:カラーサブキャリア
周波数）を分周器３により４分周して得られる_SC信号
との位相を比較して制御信号を発生する位相検出回路、
４は位相検出回路22の出力制御信号をアナログ電圧に変
換するD/A変換回路、６は水平ドライブパルスを発生す
る水平発振カウンタ回路、７は水平発振カウンタ回路６
に与える計数クロックの周波数および位相を微調するた
めの遅延回路、８は遅延回路７の遅延量を制御する遅延
量制御回路、９は水平発振カウンタ回路６の計数値を制
御するため、カウンタ回路６にプリセット値を与えるた
めのデコーダ回路、10は時定数が数10T_H（T_H:水平走査
周期）のループフィルタ、11はA/D変換器１の出力ディ
ジタルビデオ信号から水平同期信号，垂直同期信号を分
離する同期分離回路、12は同期分離回路11で得られた水
平同期信号と積分器13の出力信号とを位相比較を行い制
御信号を発生する位相検波回路、14は水平発振カウンタ
回路６から出力される水平ドライブパルスにより駆動さ
れる水平ドライブ回路、15は水平ドライブ回路14の出力
を増幅して水平偏向パルスを出力する水平出力回路であ
る。

次に、第１図の動作と各部の詳細について説明する。第
１図の破線Ａ内は従来のアナログテレビジョン受信機で
色復調用の3.58MHzクロックを発生させる部分と発生し
たクロックをバーストに同期させるための位相検波回路
部分に相当する。本実施例では、A/D変換器１のサンプ
リングクロック周波数＝４_SC（_SC:カラーサブキャ
リア周波数）としている。従って、VCO5の発振周波数も
４_SCとしてPLL回路を構成している。先ず、A/D変換器
１でディジタル化されたビデオ信号はバースト抽出回路
21でバースト信号だけを抜き出され、分周器３で４分周
されたクロックとの位相比較を位相検出回路22で行い位
相誤差信号を得る。この位相誤差信号はさらに位相検出
回路22内のループフィルタで平均化されD/A変換回路４
によりアナログ制御電圧としてVCO5の発振周波数を制御
し、バースト信号に同期したクロックが得られる。以上
が、クロック発生部Ａの概略である。

次に水平同期信号再生部Ｂの説明をする。A/D変換器１
からのディジタルビデオ信号は同期分離回路11に入力さ
れ水平同期信号H_Sと垂直同期信号V_Sを得る。一方、水平
出力16からの水平出力パルス、例えば水平フライバック
パルスH_FBは積分回路13によって積分され、位相検波回
路12に加え、前記、水平同期信号H_Sとの比較信号ｂを得
る。この様子を第２図の波形図に示す。なお、第２図で
は動作概念を示すためにアナログ波形で示してあるが、
実際にはすべてディジタル値である。第２図（１）が同
期分離回路11の出力の水平同期信号H_S,（２）が水平出
力回路からの水平フライバックパルスH_FB,（３）が水平
フライバックパルスH_FBを積分回路13によって積分され
た比較信号ａであり、水平同期信号H_Sと比較信号ａが位
相検波回路12に入力され位相比較が行われ第２図（４）
の検波出力ｂを得る。この検波出力ｂはループフィルタ
10によって、ほぼ直流信号に平滑化され第２図（５）に
示す制御信号ｃを得る。この制御信号ｃによって再生水
平同期周波数の制御が行われる。以下にこの制御方法に
ついて説明する。

第２図（５）の制御信号ｃはディジタル信号であって、
それを上位ビットと下位ビットに分割し、下位ビット側
は遅延回路７の遅延量を制御する遅延量制御回路８に、
また、上位ビット側は水平発振カウンタ回路６の発振周
波数を制御するデコーダ回路９にそれぞれ与えられる。
第３図は第１図の破線Ｂで囲まれた水平同期再生部の特
に遅延回路７およびデコーダ回路９の詳細を示す図であ
る。同図で、301〜309は単位遅延量を持つバッファ回
路、310〜319は遅延量選択用のNAND回路、320は遅延に
よって周波数および位相調整された計数クロックを出力
するNAND回路、であり以上により遅延回路７が構成され
る。また、デコーダ回路９はラッチ回路321、加減算回
路322、スイッチ323、ゼロ判別回路324から構成され
る。また、325はAND回路でクロックを制御する。その
他、第１図と同一番号は同一機能を示す。

先ず、デコーダ回路９の動作について説明する。初期状
態（例えばシステム電源投入時）においてはセットパル
ス（例えば音声信号をミューティングするためのディフ
ィートパルスなど）がラッチ回路321に印加され、プリ
セット値が与えられる。このプリセット値はVTRのビデ
オ信号がNTSC信号（計数クロック周波数_Ｓ＝910_Ｈ
の関係を満たす信号、_H:水平周期周波数）に対し±10
％変動すると考えて、結果的に再生された水平同期周波
数が十分高くなる値、例えば200程度の値に設定される
（ただし、水平発振カウンタ回路６が10段のカウンタす
なわち2¹⁰＝1024カウントでリセットするとする。）。
この値から所定クロック数、水平発振カウンタ回路６が
計数し、水平発振出力を得る。次の水平期間では、ラッ
チ回路321の出力とループフィルタ10の上位ビットから
成る制御信号とを加減算回路322でループフィルタ10の
符号ビットにより、加算または減算しラッチ回路321で
ラッチし、新たなプリセット値を得る。ここでラッチ回
路321のラッチクロックは水平出力回路15からのフライ
バックパルスH_FBなどの１水平周期クロックを入力す
る。以後、順次この動作を繰り返し、水平発振周波数が
所定の値に収束するとループフィルタ10の制御データは
ゼロとなり、ゼロ判別回路324が動作し、スイッチ323が
開き、ラッチ回路321はその時のプリセット値を保持す
る。

以上の動作により大まかな水平発振制御が行われる。次
に、この水平発振の周波数および位相の微調制御方式に
ついて、以下に第４図に用いつつ説明する。

第３図の遅延回路７における単位遅延バッファ回路301
〜309の単位遅延量を0.1クロック周期で総遅延量を0.9
クロック周期分であったとする。このとき単位遅延バッ
ファ回路301〜309の出力クロック波形が第４図の（ａ）
〜（ｊ）にそれぞれ対応する。

今、入力ビデオ信号の水平同期周波数であったとすると、その水平同期周期T_H＝910.1T_S（T_S:
計数クロック周期）となるから、水平発振カウンタ回路
６は910.1クロック計数すればよいことになる。しか
し、実際には水平発振カウンタ回路６はＮクロック（N:
自然数）しか計数できない。そこで、上記微調は遅延回
路７によって行われ、その方式としては、計数クロック
を１水平期間毎に0.1クロックづつ、位相シフトするこ
とで計数クロック周波数を変えられ、結果として、水平
発振周波数を変えることが可能となる。以下、この制御
方式について説明する。

ある時刻において、水平発振カウンタ回路６の計数値が
確定し、遅延回路７では第４図（ａ）の計数クロック、
つまり遅延回路７の入力が選択されていたすれば、入力
水平同期信号周期がT_H＝910.1T_Sであるので、次の水平
同期期間に移行する時に遅延量制御回路８は単位遅延バ
ッファ回路301の出力（ｂ）を選択する。この様子が第
４図（ｋ）の時刻H₁の場合である。さらに次の水平同期
期間に移る場合には同様に単位遅延バッファ回路302の
出力（ｃ）を選択し、これが（ｋ）における時刻H₂の場
合である。以降、順次（ｃ）から（ｄ）へ、（ｄ）から
（ｅ）へと移ってゆき、（ｉ）から（ｊ）に移る。最後
（ｊ）に移ると、その次は（ｊ）から（ａ）に戻り、前
述の動作をくり返す。この例では微調遅延量が0.1クロ
ックの場合であったが、0.2クロックの場合には、
（ａ）から始まると（ａ）→（ｂ）→（ｅ）→（ｇ）→
（ｉ）→（ａ）のように移行してゆく。上述の制御は遅
延量が0.5クロック以下では可能であるが、それより大
きい時は遅延量制御回路８は前述の制御における切換え
時期よりも更に１クロック分遅らせた位置において遅延
量切り換えを行う。この様子が第４図（Ｌ）である。こ
れは、例えば入力水平同期周期T_H＝910.8T_Sというよう
な関係では、第４図（ａ）から（ｉ）へと計数クロック
が切り換わるわけだが、前述第４図（ｋ）のH₁の位置で
切り換わっては同図（Ｌ）の破線に示すクロックが余分
になってしまう。そこで時刻H₁から計数クロック１クロ
ック周期分だけ遅れた時刻H₃までの間は遅延回路７の出
力クロックを停止状態とし時刻H₃において（ｉ）を選択
するように動作する。このクロック停止制御信号は遅延
制御回路８で発生され、AND回路325に印加されると遅延
回路７の出力クロックを停止するように動作する。

以上のようにして第１図VCO5からの計数クロックを位相
シフトさせることにより水平同期発振周波数の微調が可
能である。次に、上記の遅延量制御回路８の詳細につい
て説明する。第５図はその詳細を示すブロック図であっ
て、501はデコーダ回路、502はラッチ回路、503は切換
回路、504は減算回路、505は比較回路、506は加算回
路、507はループフィルタ10からの遅延制御量が0.5クロ
ックより大きいかを判別する判別回路、508はセット端
子付のカウンタ回路、509はEOR回路、510と511はＤフリ
ップフロップ回路である。ループフィルタ10からの制御
信号はラッチ回路502に保持された１水平期間（以降1H
と略す）前の遅延量選択データと加算される。このと
き、加算出力が第３図における（ｊ）ラインを選択する
データよりも大きくなってしまった場合、比較回路505
がこれを検知し、切換回路503を減算回路504側に接続す
る。減算回路504の減算動作は遅延回路７の単位遅延バ
ッファ回路の段数をＮ、また、それらの総遅延量が計数
クロック周期の１クロック分を越えてしまうときの、超
過段数をｎとすれば（Ｎ−ｎ）を前記加算回路506の出
力である選択データから引くことにより、次にどの遅延
バッファ回路を選択すべきかを決定する選択データか得
られる。第３図の場合ではＮ＝9,n＝０であるから、
（ｊ）が選択されていてつまり、加算出力が10のとき、
次に遅延量を更に遅延バッファ回路を２段分遅延するよ
うにループフィルタ10から制御信号が発せられると減算
回路504出力は２となり、（ｂ）を選択する信号を発生
する。このようにして得られた制御信号はラッチ回路50
2で1H毎にラッチされる。このラッチクロックはラッチ
回路511で水平出力回路15の出力パルスを遅延回路７の
出力クロックでラッチしたパルスを用いる。更に、ラッ
チ回路502の出力はデコーダ回路501を通り遅延回路７に
与えられ遅延量制御を行う。以上はループフィルタ10か
らの遅延制御信号が0.5クロック以下の遅延制御のとき
で、0.5クロック分より大きいときは上述ラッチクロッ
クを更にラッチ回路510でラッチしたクロックとのEOR
（排他的論理和）をEOR回路509で行い、このクロックを
カウンタ回路508でカウントし、遅延回路７の出力クロ
ックを該クロックの１クロック分停止させるパルスを発
生させ、第３図のAND回路325に入力される。この時、判
別回路507はカウンタ回路508を動作状態とする制御を
し、ループフィルタ10の遅延量制御信号が0.5クロック
以下遅延のときはカウンタ回路508をセット状態にし、A
ND回路325に入力される計数クロックをそのまま通過さ
せる。このようにして、遅延量制御信号を発生させてい
る。

次に示す第６図は遅延回路７のその他の実施例を示すも
のである。601〜609は制御端子付のバッファ回路で、い
わゆるトライステートバッファであり、610〜617は遅延
素子用のバッファ回路である。これらトライステートバ
ッファ回路601〜609は制御信号がそれぞれの制御端子に
印加されるとVCO5からバッファ回路610〜617を経て、入
力される計数クロックを通し、制御信号が印加されない
と、出力はハイインピーダンス状態となる。

上述した遅延量制御の別の実施例を第７図に示す。ここ
で、701は切換回路で、702は−１減算回路、でありその
他の部分は第３図および第５図と同一番号は同一機能で
ある。

第５図ではループフィルタ10からの制御信号が0.5クロ
ックより大きい遅延を行わせる場合には遅延回路７の出
力クロックを１クロック期間停止させてから、遅延量選
択を行わせるものであったが、本実施例ではこのような
場合にはカウンタ回路６に与えるプリセット値を−１小
さくし、カウンタ回路６のカウント数を＋１させる。そ
して、遅延回路７では第３図に示される各単位遅延バッ
ファ回路のいずれかの出力を選択する。選択方法は第５
図に示される遅延量制御回路８の動作のうち、ループフ
ィルタ10からの制御信号が0.5クロック以下の遅延制御
の場合と同様に行われる。つまり、第４図の波形図を用
いて説明すると以下のようになる。

今、遅延回路７の出力が（ａ）を選択していた場合で、
T_H＝910.8T_Sの関係があるとき、次の1H期間では0.8クロ
ック分だけ遅延するように遅延量制御回路８が制御信号
を発するとすれば次には（ｉ）のクロックに切換わる。
この時、（Ｌ）に示されるように時刻H₁で切換わるため
の破線のクロックが現われ、−0.2クロック分遅延され
たようになる。しかし、この時第７図判別回路507が動
作し切換回路701はループフィルタ10の上位ビットデー
タを−１減算する減算回路702の出力を選択するため、
水平発振カウンタ回路６のカウント値が１クロック分増
加しているのでカウント値は911となり、結果として前
述の−0.2クロック分の遅延と合わせてT_H＝910.8T_Sの関
係を満たすことが可能となる。

以上に述べた通り本実施例によれば、水平発振回路６の
前に遅延回路７を配置することで、遅延回路の遅延量を
増加させることなく、精度の良い水平同期再生が可能と
なる。

〔発明の効果〕

本発明によれば、テレビジョン受信機における水平同期
装置をディジタル回路で構成し、遅延回路の動作で計数
クロックを遅延させることにより、水平発振カウンタ回
路の出力位相および周波数の微調を行うことが容易にで
き、カウンタ回路のカウント値はいったん同期がかかる
と変化しないため、安定な同期信号が得られるとともに
ハード構成も従来に比べ、ほぼ同等のハード構成でよい
ため、LSI等に十分組み込めるという効果がある。

【図面の簡単な説明】

第１図は本発明による水平同期再生装置を示すブロック
図、第２図は第１図破線Ｂで囲まれた部分の動作を説明
する概念図、第３図は第１図破線Ｂで囲まれた部分の詳
細を示すブロック図、第４図は第３図の遅延動作を説明
するための波形図、第５図は第３図中の遅延量制御回路
の詳細を示すブロック図、第６図は第３図中の遅延回路
の他の実施例を示す回路図、第７図は第１図破線Ｂで囲
まれた部分の別の実施例の詳細を示すブロック図、第８
図は従来例を示すブロック図、第９図は第８図の動作説
明用の波形図である。１……A/D変換器、21……バースト抽出回路 22……位相検出回路、３……分周回路４……D/A変換回路、５……VCO ６……水平カウンタ回路、７……遅延回路８……遅延量制御回路、９……デコーダ 10……ループフィルタ、11……同期分離回路 12……位相検波回路、13……積分回路

Claims

【特許請求の範囲】

【請求項１】複合映像信号中のバースト信号に位相同期
したシステムクロックと、前記複合映像信号に含まれる
水平同期信号を用いて水平同期再生信号を発生させる水
平同期再生装置であって、該水平同期再生装置は、テレ
ビジョン受信機の偏向系を駆動する水平出力回路と、前
記複合映像信号から水平同期信号を分離する同期分離回
路と、該同期分離回路で得られた水平同期信号と前記水
平出力回路で得られた出力信号とを位相比較する位相比
較回路と、該位相比較回路の出力信号を平均化する平均
化回路と、該平均化回路の出力データのうち下位ビット
の出力により前記システムクロックを所定量遅延させる
遅延回路と、該遅延回路で遅延されたシステムクロック
を前記平均化回路の出力データのうち上位ビットの出力
により所定数計数する計数回路と、該計数回路の出力を
前記水平出力回路に与える水平駆動回路とから構成され
ることを特徴とする水平同期再生装置。
【請求項２】前記システムクロックは、前記複合映像信
号中のバースト信号を抽出するバースト抽出回路と、シ
ステムクロックを発生させる電圧制御発振回路と、該発
振回路の出力クロックを所定数分周する分周回路と、該
分周回路の出力と前記バースト抽出回路の出力を位相比
較する位相比較回路と、該位相比較回路の出力を平均化
し、前記電圧制御発振回路の制御電圧を発生させる平均
化回路とから成ることを特徴とする特許請求の範囲第１
項記載の水平同期再生装置。