JPH09172561A - 垂直水平同期信号の位相調整回路 - Google Patents
垂直水平同期信号の位相調整回路Info
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- JPH09172561A JPH09172561A JP33151395A JP33151395A JPH09172561A JP H09172561 A JPH09172561 A JP H09172561A JP 33151395 A JP33151395 A JP 33151395A JP 33151395 A JP33151395 A JP 33151395A JP H09172561 A JPH09172561 A JP H09172561A
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Abstract
(57)【要約】
【課題】 V-syncとH-syncを所要の位相差を設けて出力
し、H-syncをトリガにしてV-syncを取込む場合にH-sync
のジッタ等でタイミングがずれないようにする。 【解決手段】 微分回路１でV-syncａを微分し、遅延回
路２で適宜に遅延し、64CK遅延回路３で64クロック遅延
し、遅延回路よりの信号と共に切換部４に印加する。
遅延回路よりの信号を８CK遅延回路７で８クロック遅
延し、ラッチ８に印加し、64CK遅延回路よりの信号を
８CK遅延回路９で遅延し、ラッチ10に印加し、H-syncｅ
を微分回路５で微分し、16CKパルス生成部６で16クロッ
ク幅のパルスｇを生成してラッチ回路８、10に印加し、
信号と信号をウィンドウパルス生成部11に印加して
信号ｈを生成し、ラッチ12に印加し、微分回路５よりの
信号ｆでラッチし、ラッチ８、10、12よりの信号を判定
部で演算し、演算結果ｍにより切換部４を信号側また
は信号側に切換える。
し、H-syncをトリガにしてV-syncを取込む場合にH-sync
のジッタ等でタイミングがずれないようにする。 【解決手段】 微分回路１でV-syncａを微分し、遅延回
路２で適宜に遅延し、64CK遅延回路３で64クロック遅延
し、遅延回路よりの信号と共に切換部４に印加する。
遅延回路よりの信号を８CK遅延回路７で８クロック遅
延し、ラッチ８に印加し、64CK遅延回路よりの信号を
８CK遅延回路９で遅延し、ラッチ10に印加し、H-syncｅ
を微分回路５で微分し、16CKパルス生成部６で16クロッ
ク幅のパルスｇを生成してラッチ回路８、10に印加し、
信号と信号をウィンドウパルス生成部11に印加して
信号ｈを生成し、ラッチ12に印加し、微分回路５よりの
信号ｆでラッチし、ラッチ８、10、12よりの信号を判定
部で演算し、演算結果ｍにより切換部４を信号側また
は信号側に切換える。
Description
【０００１】
【産業上の利用分野】本発明は垂直・水平同期信号の位
相調整回路に係り、垂直同期信号（V-sync）と水平同期
信号（H-sync）とを所要の位相差を持たせて出力し、後
段の信号処理回路での垂直同期信号の取込みに誤差を生
じないようにするものに関する。
相調整回路に係り、垂直同期信号（V-sync）と水平同期
信号（H-sync）とを所要の位相差を持たせて出力し、後
段の信号処理回路での垂直同期信号の取込みに誤差を生
じないようにするものに関する。
【０００２】
【従来の技術】映像信号をディジタル処理する回路で
は、映像信号と共に入力される同期信号を基準にして信
号処理を行うものがあり、V-syncの取込みをH-syncをト
リガにして行っているものがある。その際、V-syncの変
化点、すなわちV-syncの開始位置（立下がり／立上が
り）がトリガ付近にあった場合、同期信号の伝送状態あ
るいは装置の個体差でV-syncの取込み位置が変化し、安
定に映像信号処理を行えないケースが生じる。
は、映像信号と共に入力される同期信号を基準にして信
号処理を行うものがあり、V-syncの取込みをH-syncをト
リガにして行っているものがある。その際、V-syncの変
化点、すなわちV-syncの開始位置（立下がり／立上が
り）がトリガ付近にあった場合、同期信号の伝送状態あ
るいは装置の個体差でV-syncの取込み位置が変化し、安
定に映像信号処理を行えないケースが生じる。
【０００３】すなわち、図４に示すように、水平ＰＬＬ
回路31で入力H-syncを基準にして再生クロックを生成
し、この再生クロックを基準にして再生H-syncを生成
し、ラッチ回路32により、入力V-syncを再生H-syncでラ
ッチして取込用V-syncを出力するように構成した場合、
ＰＬＬ（位相同期ループ）回路31の再生クロックに図５
に点線で示すようにジッタが生じた場合、このジッタに
応じて再生H-syncにもジッタ（イ←・→ロ）が生じ、入
力V-syncの変化点（V-syncの前縁）とこの再生H-syncの
立上がり（後縁）のタイミングが接近した場合、ジッタ
により出力V-syncの取込みのタイミングが１H-sync分ず
れるという問題（イの場合は次のH-syncの到来までV-sy
ncの取込みが行われない）が発生する。
回路31で入力H-syncを基準にして再生クロックを生成
し、この再生クロックを基準にして再生H-syncを生成
し、ラッチ回路32により、入力V-syncを再生H-syncでラ
ッチして取込用V-syncを出力するように構成した場合、
ＰＬＬ（位相同期ループ）回路31の再生クロックに図５
に点線で示すようにジッタが生じた場合、このジッタに
応じて再生H-syncにもジッタ（イ←・→ロ）が生じ、入
力V-syncの変化点（V-syncの前縁）とこの再生H-syncの
立上がり（後縁）のタイミングが接近した場合、ジッタ
により出力V-syncの取込みのタイミングが１H-sync分ず
れるという問題（イの場合は次のH-syncの到来までV-sy
ncの取込みが行われない）が発生する。
【０００４】
【発明が解決しようとする課題】本発明はこのような点
に鑑み、遅延回路を設け、入力V-syncを所要の時間を遅
延し、遅延時間の異なる２つのV-syncを生成し、H-sync
との位相差が所要値以下のものを出力しないようにする
ことにより、後段の信号処理回路でV-syncを安定に取込
めるようにすることにある。
に鑑み、遅延回路を設け、入力V-syncを所要の時間を遅
延し、遅延時間の異なる２つのV-syncを生成し、H-sync
との位相差が所要値以下のものを出力しないようにする
ことにより、後段の信号処理回路でV-syncを安定に取込
めるようにすることにある。
【０００５】
【課題を解決するための手段】本発明は上述の課題を解
決するため、V-syncを第１の時間を遅延する第１遅延回
路と、前記V-syncを第２の時間を遅延する第２遅延回路
と、第１遅延回路よりのV-syncと第２遅延回路よりのV-
syncとを切換える切換部と、前記第１遅延回路よりのV-
syncおよび第２遅延回路よりのV-syncとH-syncとの位相
差をそれぞれ計測する位相差計測部とからなり、前記第
１遅延回路および第２遅延回路の遅延時間の差は、線順
次走査信号の場合はH-syncの周期以下、飛越走査信号の
場合はH-syncの周期の２分の１以下に設定し、前記位相
差計測部よりの信号に基づいて切換部を切換え、H-sync
と所要値以上の位相差を有するV-syncを出力するように
した垂直水平同期信号の位相調整回路を提供するもので
ある。
決するため、V-syncを第１の時間を遅延する第１遅延回
路と、前記V-syncを第２の時間を遅延する第２遅延回路
と、第１遅延回路よりのV-syncと第２遅延回路よりのV-
syncとを切換える切換部と、前記第１遅延回路よりのV-
syncおよび第２遅延回路よりのV-syncとH-syncとの位相
差をそれぞれ計測する位相差計測部とからなり、前記第
１遅延回路および第２遅延回路の遅延時間の差は、線順
次走査信号の場合はH-syncの周期以下、飛越走査信号の
場合はH-syncの周期の２分の１以下に設定し、前記位相
差計測部よりの信号に基づいて切換部を切換え、H-sync
と所要値以上の位相差を有するV-syncを出力するように
した垂直水平同期信号の位相調整回路を提供するもので
ある。
【０００６】
【作用】以上のように構成したので、本発明による垂直
水平同期信号の位相調整回路においては、遅延回路によ
り、V-syncを線順次走査信号の場合はH-syncの周期以
下、飛越走査信号の場合はH-syncの周期の２分の１以下
の時間を遅延し、この遅延したV-syncおよび遅延されな
いV-syncのH-syncとの位相差を計測し、位相差が所要値
以下のV-syncは出力しないように２つのV-syncの切換え
を行う。これにより、出力されるV-syncの変化点（V-sy
ncの前縁）とH-syncとがタイミング的に接近することが
なく、ＰＬＬ回路のジッタ等に起因するH-syncのジッタ
でV-syncの取込みのタイミングが１H-sync分前後にずれ
るのを回避できる。
水平同期信号の位相調整回路においては、遅延回路によ
り、V-syncを線順次走査信号の場合はH-syncの周期以
下、飛越走査信号の場合はH-syncの周期の２分の１以下
の時間を遅延し、この遅延したV-syncおよび遅延されな
いV-syncのH-syncとの位相差を計測し、位相差が所要値
以下のV-syncは出力しないように２つのV-syncの切換え
を行う。これにより、出力されるV-syncの変化点（V-sy
ncの前縁）とH-syncとがタイミング的に接近することが
なく、ＰＬＬ回路のジッタ等に起因するH-syncのジッタ
でV-syncの取込みのタイミングが１H-sync分前後にずれ
るのを回避できる。
【０００７】
【実施例】以下、図面に基づいて本発明による垂直水平
同期信号の位相調整回路の実施例を詳細に説明する。図
１は本発明による垂直水平同期信号の位相調整回路の一
実施例の要部ブロック図である。図において、１は微分
回路で、入力V-syncａを微分する。２は遅延回路で、微
分回路１よりの信号ｂを適宜の時間（映像信号との位相
関係等から必要とする時間）遅延する。３は64CK遅延回
路で、遅延回路３よりのV-syncを64クロック遅延し、
V-syncとする。４は切換部で、遅延回路２よりのV-sy
ncと64CK遅延回路３よりのV-syncとを切換える。５
は微分回路で、入力H-syncｅを微分する。６は16CKパル
ス生成部で、微分回路５よりの信号ｆをトリガにして16
クロック幅の計測パルスｇを生成する。７および９はそ
れぞれ８CK遅延回路で、８CK遅延回路７は遅延回路２よ
りのV-syncを８クロック遅延し、計測タイミング信号
ｃとし、また８CK遅延回路９は64CK遅延回路３よりのV-
syncを８クロック遅延し、計測タイミング信号ｄとす
る。８および10はラッチ回路で、ラッチ回路８は16CKパ
ルス生成部６よりの計測パルスｇを８CK遅延回路７より
の計測タイミング信号ｃにてラッチし、またラッチ回路
10は16CKパルス生成部６よりの計測パルスｇを８CK遅延
回路９よりの計測タイミング信号ｄにてラッチする。11
はウィンドウパルス生成部で、遅延回路２よりのV-sync
から64CK遅延回路３よりのV-syncまでの幅のパルス
ｈを生成する。12はラッチ回路で、ウィンドウパルス生
成部11よりのパルスｈを微分回路５よりの信号ｆにてラ
ッチする。13は判定部で、ラッチ回路８よりの信号ｉ、
ラッチ回路10よりの信号ｊ、およびラッチ回路12よりの
信号ｋに基づいてV-sync／の選択の判定を行い、判
定信号ｍにより切換部４を切換える。
同期信号の位相調整回路の実施例を詳細に説明する。図
１は本発明による垂直水平同期信号の位相調整回路の一
実施例の要部ブロック図である。図において、１は微分
回路で、入力V-syncａを微分する。２は遅延回路で、微
分回路１よりの信号ｂを適宜の時間（映像信号との位相
関係等から必要とする時間）遅延する。３は64CK遅延回
路で、遅延回路３よりのV-syncを64クロック遅延し、
V-syncとする。４は切換部で、遅延回路２よりのV-sy
ncと64CK遅延回路３よりのV-syncとを切換える。５
は微分回路で、入力H-syncｅを微分する。６は16CKパル
ス生成部で、微分回路５よりの信号ｆをトリガにして16
クロック幅の計測パルスｇを生成する。７および９はそ
れぞれ８CK遅延回路で、８CK遅延回路７は遅延回路２よ
りのV-syncを８クロック遅延し、計測タイミング信号
ｃとし、また８CK遅延回路９は64CK遅延回路３よりのV-
syncを８クロック遅延し、計測タイミング信号ｄとす
る。８および10はラッチ回路で、ラッチ回路８は16CKパ
ルス生成部６よりの計測パルスｇを８CK遅延回路７より
の計測タイミング信号ｃにてラッチし、またラッチ回路
10は16CKパルス生成部６よりの計測パルスｇを８CK遅延
回路９よりの計測タイミング信号ｄにてラッチする。11
はウィンドウパルス生成部で、遅延回路２よりのV-sync
から64CK遅延回路３よりのV-syncまでの幅のパルス
ｈを生成する。12はラッチ回路で、ウィンドウパルス生
成部11よりのパルスｈを微分回路５よりの信号ｆにてラ
ッチする。13は判定部で、ラッチ回路８よりの信号ｉ、
ラッチ回路10よりの信号ｊ、およびラッチ回路12よりの
信号ｋに基づいてV-sync／の選択の判定を行い、判
定信号ｍにより切換部４を切換える。
【０００８】次に、本発明による垂直水平同期信号の位
相調整回路の動作を図２に示すタイムチャートおよび図
３に示す判定図を用いて説明する。なお、図２の符号ａ
〜ｍは図１のブロック図中に付した符号と一致してい
る。
相調整回路の動作を図２に示すタイムチャートおよび図
３に示す判定図を用いて説明する。なお、図２の符号ａ
〜ｍは図１のブロック図中に付した符号と一致してい
る。
【０００９】入力V-syncａは微分回路１に入力し、微分
してV-sync微分波形ｂとなり、遅延回路２に入力し、所
要の時間を遅延し、V-syncとなり、64CK遅延回路３に
入力してさらに64クロック遅延し、V-syncとなり、V-
syncとV-syncの何方かを選択すればH-syncと必ず所
要の位相差を持った信号が得られるようにする。V-sync
とH-syncとの位相差は、出力先の処理回路のＰＬＬ回路
にジッタがあった場合でもH-syncをトリガにしてV-sync
を取込む場合に取込ミスを生じないための値に設定する
もので、例えば、８クロックとする。そして、これらV-
syncおよびV-syncを切換部４に入力し、H-syncｅと
の位相差が所要値以上の側に切換えて出力するようにす
る。
してV-sync微分波形ｂとなり、遅延回路２に入力し、所
要の時間を遅延し、V-syncとなり、64CK遅延回路３に
入力してさらに64クロック遅延し、V-syncとなり、V-
syncとV-syncの何方かを選択すればH-syncと必ず所
要の位相差を持った信号が得られるようにする。V-sync
とH-syncとの位相差は、出力先の処理回路のＰＬＬ回路
にジッタがあった場合でもH-syncをトリガにしてV-sync
を取込む場合に取込ミスを生じないための値に設定する
もので、例えば、８クロックとする。そして、これらV-
syncおよびV-syncを切換部４に入力し、H-syncｅと
の位相差が所要値以上の側に切換えて出力するようにす
る。
【００１０】上述のH-syncｅとの位相差８クロック確保
のため、８CK遅延回路７で遅延回路２よりのV-syncを
８クロック遅延して計測タイミング信号ｃとし、ラッチ
回路８のイネーブル端子に印加し、16CKパルス生成部６
よりの計測パルスｇをラッチし、また、８CK遅延回路９
で64CK遅延回路３よりのV-syncを８クロック遅延して
計測タイミング信号ｄとし、ラッチ回路10のイネーブル
端子に印加し、16CKパルス生成部６よりの計測パルスｇ
をラッチする。そして、ウィンドウパルス生成部11によ
り、遅延回路２よりのV-syncから64CK遅延回路３より
のV-syncまでの幅、すなわち64クロック幅の計測パル
スｈを生成し、ラッチ回路12に印加し、微分回路５より
の信号（計測パルス）ｆにてラッチする。そして、これ
らラッチ回路８よりの信号（計測結果）ｉ、ラッチ回路
10よりの信号（計測結果）ｊ、およびラッチ回路12より
の信号（計測結果）ｋを判定部13に入力し、演算により
判定信号ｍを求め、この判定信号ｍにより切換部４を切
換える。なお、上記では、遅延回路２を設けてV-syncの
位相を映像信号等と相関をとることができるようにした
が、この遅延時間をゼロ（遅延を行わない）とし、単に
バッファ増幅器としてもよい。この場合も各部は上記と
同様に動作する。
のため、８CK遅延回路７で遅延回路２よりのV-syncを
８クロック遅延して計測タイミング信号ｃとし、ラッチ
回路８のイネーブル端子に印加し、16CKパルス生成部６
よりの計測パルスｇをラッチし、また、８CK遅延回路９
で64CK遅延回路３よりのV-syncを８クロック遅延して
計測タイミング信号ｄとし、ラッチ回路10のイネーブル
端子に印加し、16CKパルス生成部６よりの計測パルスｇ
をラッチする。そして、ウィンドウパルス生成部11によ
り、遅延回路２よりのV-syncから64CK遅延回路３より
のV-syncまでの幅、すなわち64クロック幅の計測パル
スｈを生成し、ラッチ回路12に印加し、微分回路５より
の信号（計測パルス）ｆにてラッチする。そして、これ
らラッチ回路８よりの信号（計測結果）ｉ、ラッチ回路
10よりの信号（計測結果）ｊ、およびラッチ回路12より
の信号（計測結果）ｋを判定部13に入力し、演算により
判定信号ｍを求め、この判定信号ｍにより切換部４を切
換える。なお、上記では、遅延回路２を設けてV-syncの
位相を映像信号等と相関をとることができるようにした
が、この遅延時間をゼロ（遅延を行わない）とし、単に
バッファ増幅器としてもよい。この場合も各部は上記と
同様に動作する。
【００１１】判定部13は下記のように動作する。すなわ
ち、例えば、図２に示すように、H-syncｅの位置（位
相）が計測タイミング信号ｃおよびV-syncの間にあっ
た場合、ラッチ回路８の計測結果ｉはＬレベル、ラッチ
回路10の計測結果ｊはＬレベル、ラッチ回路12の計測結
果ｋはＨレベルで、図３に示す判定図の(4) に該当する
ので判定部13による判定結果ｍはＬレベルとなり、切換
部４は遅延回路２側（V-sync側）に切換わる。
ち、例えば、図２に示すように、H-syncｅの位置（位
相）が計測タイミング信号ｃおよびV-syncの間にあっ
た場合、ラッチ回路８の計測結果ｉはＬレベル、ラッチ
回路10の計測結果ｊはＬレベル、ラッチ回路12の計測結
果ｋはＨレベルで、図３に示す判定図の(4) に該当する
ので判定部13による判定結果ｍはＬレベルとなり、切換
部４は遅延回路２側（V-sync側）に切換わる。
【００１２】図３の(1) はH-syncｅがV-syncに近接若
しくは重なり、計測タイミング信号ｄが計測パルスｇと
重なっていた場合で、ラッチ回路８の計測結果ｉはＬレ
ベル、ラッチ回路10の計測結果ｊは計測パルスｇがＨレ
ベルであるからＨレベル、ラッチ回路12は計測パルスｈ
が存在しないので信号出力がなく、判定部13による判定
結果ｍはＬレベルであり、切換部４は遅延回路２側（V-
sync側）に切換わる。
しくは重なり、計測タイミング信号ｄが計測パルスｇと
重なっていた場合で、ラッチ回路８の計測結果ｉはＬレ
ベル、ラッチ回路10の計測結果ｊは計測パルスｇがＨレ
ベルであるからＨレベル、ラッチ回路12は計測パルスｈ
が存在しないので信号出力がなく、判定部13による判定
結果ｍはＬレベルであり、切換部４は遅延回路２側（V-
sync側）に切換わる。
【００１３】図３の(2) はH-syncｅがV-syncに近接若
しくは重なり、計測タイミング信号ｃが計測パルスｇと
重なっていた場合で、ラッチ回路８の計測結果ｉは計測
タイミング信号ｃの位置に計測パルスｇがあるのでＨレ
ベル、ラッチ回路10の計測結果ｊはＬレベル、ラッチ回
路12は計測パルスｈが存在しないので計測結果出力がな
く、判定部13による判定結果ｍはＨレベルであり、切換
部４は64CK遅延回路３側（V-sync側）に切換わる。
しくは重なり、計測タイミング信号ｃが計測パルスｇと
重なっていた場合で、ラッチ回路８の計測結果ｉは計測
タイミング信号ｃの位置に計測パルスｇがあるのでＨレ
ベル、ラッチ回路10の計測結果ｊはＬレベル、ラッチ回
路12は計測パルスｈが存在しないので計測結果出力がな
く、判定部13による判定結果ｍはＨレベルであり、切換
部４は64CK遅延回路３側（V-sync側）に切換わる。
【００１４】図３の(3) はH-syncｅの位置（位相）が計
測タイミング信号ｄよりも遅れた位置にある場合（図の
右方＝図示省略）で、ラッチ回路８の計測結果ｉはＬレ
ベル、ラッチ回路10の計測結果ｊはＬレベル、ラッチ回
路12の計測結果ｋもＬレベルであり（計測パルスｈがＬ
レベルになっている）、判定部13による判定結果ｍは継
続を示す信号で、切換部４は切換えが行われない。
測タイミング信号ｄよりも遅れた位置にある場合（図の
右方＝図示省略）で、ラッチ回路８の計測結果ｉはＬレ
ベル、ラッチ回路10の計測結果ｊはＬレベル、ラッチ回
路12の計測結果ｋもＬレベルであり（計測パルスｈがＬ
レベルになっている）、判定部13による判定結果ｍは継
続を示す信号で、切換部４は切換えが行われない。
【００１５】なお、計測タイミング信号ｃおよびｄをV-
syncまたはから８クロック遅らせるのは、上述のよ
うにH-syncをトリガにしてV-syncを取込む場合に取込み
エラーを生じないための時間であるが（８クロックは充
分な値）、16CKパルス生成部６で生成する計測パルスｇ
の幅を16クロックとするのは、V-syncまたはの直前
８クロック以内にH-syncｅがある場合に計測結果ｉまた
は計測結果ｊがＬレベル（H-syncありを表す）となるよ
うにするためである。また、V-syncとV-syncとの時
間差を64クロックとするのは、V-syncおよびV-sync
の間に上記計測タイミング信号ｃ（８クロック）および
計測パルスｇ（16クロック）があり、なおかつ時間的に
充分な余裕を持たせる値として設定したものである。こ
のように、８クロック、16クロックおよび64クロックと
いう値は何れもこれに限定されるものではないが、８CK
遅延回路７、９の遅延時間をこれより長くする、若しく
は短くする場合は16CKパルス生成回路６のパルス幅をこ
れに比例させて増減させる必要があり、その場合、64CK
遅延回路３の遅延時間も、V-syncに計測タイミング信
号ｃの遅延時間および計測パルスｇの時間を加え、さら
に充分な余裕時間を加えた時間となる適宜の遅延時間に
設定するようにする。
syncまたはから８クロック遅らせるのは、上述のよ
うにH-syncをトリガにしてV-syncを取込む場合に取込み
エラーを生じないための時間であるが（８クロックは充
分な値）、16CKパルス生成部６で生成する計測パルスｇ
の幅を16クロックとするのは、V-syncまたはの直前
８クロック以内にH-syncｅがある場合に計測結果ｉまた
は計測結果ｊがＬレベル（H-syncありを表す）となるよ
うにするためである。また、V-syncとV-syncとの時
間差を64クロックとするのは、V-syncおよびV-sync
の間に上記計測タイミング信号ｃ（８クロック）および
計測パルスｇ（16クロック）があり、なおかつ時間的に
充分な余裕を持たせる値として設定したものである。こ
のように、８クロック、16クロックおよび64クロックと
いう値は何れもこれに限定されるものではないが、８CK
遅延回路７、９の遅延時間をこれより長くする、若しく
は短くする場合は16CKパルス生成回路６のパルス幅をこ
れに比例させて増減させる必要があり、その場合、64CK
遅延回路３の遅延時間も、V-syncに計測タイミング信
号ｃの遅延時間および計測パルスｇの時間を加え、さら
に充分な余裕時間を加えた時間となる適宜の遅延時間に
設定するようにする。
【００１６】
【発明の効果】以上に説明したように、本発明による垂
直水平同期信号の位相調整回路によれば、入力されるV-
syncを適宜の時間を遅延し、遅延時間の異なる２つのV-
syncを生成し、H-syncとの位相差が所要値以下のものを
出力しないようにするものであるから、後段の信号処理
回路がH-syncをトリガにしてV-syncを取込むように構成
されている場合にＰＬＬ回路のジッタ等によるH-syncの
ジッタでV-syncの取込みのタイミングが変動することが
なく、安定に動作させることができる。
直水平同期信号の位相調整回路によれば、入力されるV-
syncを適宜の時間を遅延し、遅延時間の異なる２つのV-
syncを生成し、H-syncとの位相差が所要値以下のものを
出力しないようにするものであるから、後段の信号処理
回路がH-syncをトリガにしてV-syncを取込むように構成
されている場合にＰＬＬ回路のジッタ等によるH-syncの
ジッタでV-syncの取込みのタイミングが変動することが
なく、安定に動作させることができる。
【図１】本発明による垂直水平同期信号の位相調整回路
の一実施例の要部ブロック図である。
の一実施例の要部ブロック図である。
【図２】本発明による垂直水平同期信号の位相調整回路
の動作のタイミングチャートである。
の動作のタイミングチャートである。
【図３】垂直同期信号の選択動作を説明するための図で
ある。
ある。
【図４】V-syncの取込み回路の一例である。
【図５】従来のV-syncの取込み動作を説明するためのタ
イミングチャートである。
イミングチャートである。
１、５ 微分回路 ２ 遅延回路 ３ 64CK遅延回路 ４ 切換部 ６ 16CKパルス生成部 ７、９ ８CK遅延回路 ８、10、12 ラッチ回路 11 ウィンドウパルス生成部 13 判定部
Claims (7)
- 【請求項１】 垂直同期信号を第１の時間を遅延する第
１遅延回路と、前記垂直同期信号を第２の時間を遅延す
る第２遅延回路と、第１遅延回路よりの垂直同期信号と
第２遅延回路よりの垂直同期信号とを切換える切換部
と、前記第１遅延回路よりの垂直同期信号および第２遅
延回路よりの垂直同期信号と水平同期信号との位相差を
それぞれ計測する位相差計測部とからなり、前記位相差
計測部よりの信号に基づいて切換部を切換え、水平同期
信号と所要値以上の位相差を有する垂直同期信号を出力
するようにした垂直水平同期信号の位相調整回路。 - 【請求項２】 前記第１遅延回路および第２遅延回路の
遅延時間の差は、線順次走査信号の場合は水平同期信号
の周期以下、飛越走査信号の場合は水平同期信号の周期
の２分の１以下に設定してなる請求項１記載の垂直水平
同期信号の位相調整回路。 - 【請求項３】 垂直同期信号を微分する第１微分回路を
設け、第１微分回路よりの信号を前記第１遅延回路およ
び第２遅延回路に入力するようにした請求項１または請
求項２記載の垂直水平同期信号の位相調整回路。 - 【請求項４】 水平同期信号を微分する第２微分回路
と、第２微分回路よりの信号にて第３の時間の幅のパル
スを生成する第１パルス生成部と、前記第１遅延回路よ
りの信号を第４の時間を遅延する第３遅延回路と、前記
第２遅延回路よりの信号を前記第４の時間を遅延する第
４遅延回路と、前記第１遅延回路よりの信号から第２遅
延回路よりの信号までの時間の幅のパルスを生成する第
２パルス生成部と、前記第３遅延回路よりの信号にて第
１パルス生成部よりの信号をラッチする第１ラッチ回路
と、前記第４遅延回路よりの信号にて第１パルス生成部
よりの信号をラッチする第２ラッチ回路と、前記第２微
分回路よりの信号にて第２パルス生成部よりの信号をラ
ッチする第３ラッチ回路とを設け、前記第１ラッチ回路
よりの信号、第２ラッチ回路よりの信号および第３ラッ
チ回路よりの信号に基づいて前記切換部を切換えるよう
にした請求項１、請求項２または請求項３記載の垂直水
平同期信号の位相調整回路。 - 【請求項５】 前記第４の時間は前記第３の時間の２分
の１の時間に設定し、前記第３の時間は前記第１遅延回
路よりの信号から第２遅延回路よりの信号までの時間の
４分の１の時間に設定してなる請求項４記載の垂直水平
同期信号の位相調整回路。 - 【請求項６】 前記第１ラッチ回路の出力がＬレベル、
第２ラッチ回路の出力がＨレベルで、第３ラッチ回路よ
り信号が出力されない場合、または前記第１ラッチ回路
の出力がＬレベル、第２ラッチ回路の出力がＬレベル
で、第３ラッチ回路の出力がＨレベルの場合は前記切換
部を第１遅延回路側に切換え、前記第１ラッチ回路の出
力がＨレベル、第２ラッチ回路の出力がＬレベルで、第
３ラッチ回路より信号が出力されない場合は前記切換部
を第２遅延回路側に切換え、前記第１ラッチ回路、第２
ラッチ回路および第３ラッチ回路よりの信号が全てＬレ
ベルの場合は前記切換部の切換えを行わないものでなる
請求項４または請求項５記載の垂直水平同期信号の位相
調整回路。 - 【請求項７】 前記第１遅延回路の遅延時間をゼロに設
定し、第２遅延回路の遅延時間を線順次走査信号の場合
は水平同期信号の周期以下、飛越走査信号の場合は水平
同期信号の周期の２分の１以下に設定してなる請求項
１、請求項２、請求項３、請求項４、請求項５または請
求項６記載の垂直水平同期信号の位相調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33151395A JPH09172561A (ja) | 1995-12-20 | 1995-12-20 | 垂直水平同期信号の位相調整回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33151395A JPH09172561A (ja) | 1995-12-20 | 1995-12-20 | 垂直水平同期信号の位相調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172561A true JPH09172561A (ja) | 1997-06-30 |
Family
ID=18244490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33151395A Pending JPH09172561A (ja) | 1995-12-20 | 1995-12-20 | 垂直水平同期信号の位相調整回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09172561A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0930778A1 (en) * | 1998-01-19 | 1999-07-21 | Deutsche Thomson-Brandt Gmbh | Circuit for conditioning sync signals |
| JP2003015579A (ja) * | 2001-07-03 | 2003-01-17 | Pioneer Electronic Corp | 表示位置制御装置 |
| US7230615B2 (en) | 2002-10-09 | 2007-06-12 | Amtran Technology Co., Ltd. | Method and apparatus for coordinating horizontal and vertical synchronization signals |
| DE10333726B4 (de) * | 2002-07-25 | 2009-08-06 | Amtran Technology Co., Ltd., Chung Ho | Verfahren und Vorrichtung zum Koordinieren horizontaler und vertikaler Synchronisierungssignale |
-
1995
- 1995-12-20 JP JP33151395A patent/JPH09172561A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0930778A1 (en) * | 1998-01-19 | 1999-07-21 | Deutsche Thomson-Brandt Gmbh | Circuit for conditioning sync signals |
| JP2003015579A (ja) * | 2001-07-03 | 2003-01-17 | Pioneer Electronic Corp | 表示位置制御装置 |
| DE10333726B4 (de) * | 2002-07-25 | 2009-08-06 | Amtran Technology Co., Ltd., Chung Ho | Verfahren und Vorrichtung zum Koordinieren horizontaler und vertikaler Synchronisierungssignale |
| US7230615B2 (en) | 2002-10-09 | 2007-06-12 | Amtran Technology Co., Ltd. | Method and apparatus for coordinating horizontal and vertical synchronization signals |
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