JP2003015579A - 表示位置制御装置 - Google Patents

表示位置制御装置

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JP2003015579A
JP2003015579A JP2001202696A JP2001202696A JP2003015579A JP 2003015579 A JP2003015579 A JP 2003015579A JP 2001202696 A JP2001202696 A JP 2001202696A JP 2001202696 A JP2001202696 A JP 2001202696A JP 2003015579 A JP2003015579 A JP 2003015579A
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position control
pulse
synchronization signal
phase
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JP2001202696A
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Osamu Santo
修 山東
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Pioneer Display Products Corp
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Pioneer Electronic Corp
Shizuoka Pioneer Corp
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Abstract

(57)【要約】 【課題】 画像の表示位置を制御する位置制御信号の不
安定化を防止して高画質に画像を表示することが可能な
表示位置制御装置を提供する。 【解決手段】 垂直同期信号Ｓvsに対して整合状態にあ
る位相差を有する遅延信号Ｓdlを生成し、垂直同期信号
Ｓvsの位相と水平同期信号Ｓhsの位相との間の位相関係
が不整合状態にあるか否かを検出し、その位相関係が不
整合状態にあることが検出されたとき、垂直同期信号Ｓ
vsと遅延信号Ｓdlとに基づいて表示位置制御信号Ｓvdを
生成すると共に、その位相関係が不整合状態にあること
が検出されないとき、垂直同期信号Ｓvsと水平同期信号
Ｓhsとに基づいて表示位置制御信号Ｓvdを生成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、表示位置制御装置
の技術分野に属し、より詳細には、マトリクス型の表示
装置における画像の表示位置を制御する表示位置制御装
置の技術分野に属する。
【０００２】
【従来の技術】一般に、例えば液晶ディスプレイやいわ
ゆるＰＤＰ(Plasma Display Panel)等のマトリクス型
の表示装置を用いて画像を表示する場合、当該画像の表
示装置内における表示位置については、表示すべき画像
に対応して外部から入力されてくる画像信号中に含まれ
ているいわゆる垂直同期信号及び水平同期信号を手掛か
りとしてその表示位置が制御される。
【０００３】このとき、当該垂直同期信号及び水平同期
信号と、画像その物である上記画像信号と、の関係につ
いては、現在複数の態様のものが用いられており、その
中の一つに、当該垂直同期信号と水平同期信号とを各々
別個独立に、且つ画像信号に対しても独立させて外部か
ら入力する、いわゆるセパレート型の同期信号を用いた
表示位置制御方式がある。
【０００４】このとき、当該セパレート型の同期信号を
用いて画像の表示位置を制御する場合には、先ず、水平
方向の位置制御としては水平同期信号のタイミングを基
準として水平方向の表示位置を決定し、一方、垂直方向
の位置制御としては垂直同期信号を水平同期信号により
ラッチすることで当該垂直同期信号のタイミングから水
平同期信号の数を計数することにより垂直方向の表示位
置を決定することが行われている。
【０００５】そして、この場合、時間軸上で相隣接する
垂直同期信号同士の間に計数される水平同期信号の数
（すなわち、当該相隣接する垂直同期信号同士の間に計
数される水平走査線の数）が一の画像を表示する間一定
であれば、その画像が垂直方向に乱れて（すなわち、垂
直方向にぶれるように二重に）表示されることがなく高
画質に必要な画像を表示することができることとなる。
このとき、上述したように相隣接する垂直同期信号同士
の間に計数される水平同期信号の数が一の画像を表示す
る間一定であるためには、垂直同期信号と水平同期信号
とが時間軸上で重なって入力されたり、或いは双方が極
めて近いタイミングで入力されたりすること、すなわ
ち、いわゆる垂直同期信号と水平同期信号との間の位相
乱れ（以下、当該位相乱れが発生している状態を位相の
不整合状態と称する）を防止する必要がある。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
たセパレート型の同期信号を用いる従来の表示位置制御
方法においては、例えば、当該垂直同期信号及び水平同
期信号を生成・出力する装置における遅延時間のばらつ
き、当該装置において垂直同期信号の位相と水平同期信
号の位相との関係を規律する処理が為されていないこ
と、又は垂直同期信号及び水平同期信号を生成・伝送す
る段階において混入する種々の雑音等に起因して、実際
には上述した位相の不整合状態が生じ、この結果として
表示装置における特に垂直方向に画像が二重にぶれて表
示されてしまうという問題点があった。
【０００７】そこで、本発明は、上記の問題点に鑑みて
なされたもので、その課題は、画像の表示位置を制御す
る位置制御信号の不安定化を防止して高画質に画像を表
示することが可能な表示位置制御装置を提供することに
ある。
【０００８】
【課題を解決するための手段】上記の課題を解決するた
めに、請求項１に記載の発明は、ＰＤＰ等のマトリクス
型の表示手段の一方向における画像の表示位置を制御す
るための第一同期信号と、前記第一同期信号とは別個独
立であると共に前記表示手段の他の方向における前記画
像の表示位置を制御するための第二同期信号と、を用い
て、前記画像の前記表示手段内における表示位置を制御
するための位置制御信号を生成する表示位置制御装置に
おいて、前記第一同期信号の位相に対して予め設定され
た整合状態にある位相差を有する第三同期信号を生成す
る遅延生成部等の生成手段と、前記第一同期信号の位相
と前記第二同期信号の位相との間の位相関係が予め設定
された不整合状態にあるか否かを検出する不整合位相検
出パルス生成部等の検出手段と、前記位相関係が前記不
整合状態にあることが検出されたとき、前記第一同期信
号と前記第三同期信号とに基づいて前記位置制御信号を
生成すると共に、前記位相関係が前記不整合状態にある
ことが検出されないとき、前記第一同期信号と前記第二
同期信号とに基づいて前記位置制御信号を生成するイネ
ーブルパルス選択部等の制御信号生成手段と、を備え
る。
【０００９】よって、第一同期信号に対して整合状態に
ある位相差を有する第三同期信号を生成し、第一同期信
号の位相と第二同期信号の位相とが間の位相関係が不整
合状態にあることが検出されたとき第一同期信号と第三
同期信号とに基づいて位置制御信号を生成すると共に、
当該位相関係が不整合状態にあることが検出されないと
き第一同期信号と第二同期信号とに基づいて位置制御信
号を生成するので、常に第一同期信号に対して整合状態
にあるいずれかの同期信号を用いて位置制御信号が生成
できることとなり、第一同期信号の位相と第二同期信号
の位相との間の位相関係が不整合状態となることに起因
する位置制御信号の切り換わりタイミングの不安定化を
防止することができる。
【００１０】上記の課題を解決するために、請求項２に
記載の発明は、請求項１に記載の表示位置制御装置にお
いて、前記検出手段は、前記第二同期信号に基づいて、
予め設定されたパルス幅を有する不整合検出信号を生成
する位相検出パルス生成部等の不整合検出信号生成手段
と、前記生成された不整合検出信号における前記パルス
幅の範囲内に前記第一同期信号における一のパルスのタ
イミングがあるとき、前記位相関係が前記不整合状態に
あると判定すると共に、前記範囲内に前記第一同期信号
における一のパルスのタイミングがないとき、前記位相
関係が前記不整合状態にないと判定する不整合位相検出
パルス生成部等の判定手段と、により構成される。
【００１１】よって、第二同期信号に基づいて生成され
た不整合検出信号との関係において、不整合検出信号に
おけるパルス幅の範囲内に第一同期信号における一のパ
ルスのタイミングがあるとき位相関係が不整合状態にあ
ると判定すると共に、その範囲内に第一同期信号におけ
る一のパルスのタイミングがないとき位相関係が不整合
状態にないと判定するので、簡易な構成で且つ確実に位
相関係における不整合状態を検出することができる。
【００１２】上記の課題を解決するために、請求項３に
記載の発明は、請求項２に記載の表示位置制御装置にお
いて、前記不整合検出信号生成手段は、前記第二同期信
号における一のパルスのタイミングを中心タイミングと
して前記パルス幅を有する前記不整合検出信号を生成す
るように構成される。
【００１３】よって、第二同期信号における一のパルス
のタイミングを中心タイミングとして不整合検出信号を
生成するので、第二同期信号におけるパルスの前後の期
間を対象として位相関係における不整合状態を検出する
ことができる。
【００１４】上記の課題を解決するために、請求項４に
記載の発明は、請求項１から３のいずれか一項に記載の
表示位置制御装置において、前記第一同期信号の位相と
前記第二同期信号の位相との間の位相関係が前記整合状
態にあるか否かを検出する整合位相検出パルス生成部等
の第二検出手段と、前記位相関係が前記整合状態にある
ことが検出されたとき、前記第一同期信号と前記第二同
期信号とに基づいて前記位置制御信号を生成する第二制
御信号生成手段と、を更に備える。
【００１５】よって、位相関係が整合状態にあるか否か
を検出する第二検出手段を検出手段とは別個に設け、こ
れにより位相関係が整合状態にあることが検出されたと
き第一同期信号と第二同期信号とに基づいて位置制御信
号を生成するので、上記不整合状態の検出自体が不安定
となった場合でも、上記位相関係がより確実に整合状態
にある状態で位置制御信号を生成することができる。
【００１６】上記の課題を解決するために、請求項５に
記載の発明は、請求項４に記載の表示位置制御装置にお
いて、前記第二検出手段は、前記第三同期信号に基づい
て、予め設定されたパルス幅を有する整合検出信号を生
成する位相検出パルス生成部等の整合検出信号生成手段
と、前記生成された整合検出信号における前記パルス幅
の範囲内に前記第一同期信号における一のパルスのタイ
ミングがあるとき、前記位相関係が前記整合状態にある
と判定する整合位相検出パルス生成部等の第二判定手段
と、により構成される。
【００１７】よって、第三同期信号に基づいて生成され
た整合検出信号との関係において、整合検出信号におけ
るパルス幅の範囲内に第一同期信号における一のパルス
のタイミングがあるとき位相関係が整合状態にあると判
定するので、簡易な構成で且つ確実に位相関係における
整合状態を検出することができる。
【００１８】上記の課題を解決するために、請求項６に
記載の発明は、請求項５に記載の表示位置制御装置にお
いて、前記整合検出信号生成手段は、前記第三同期信号
における一のパルスのタイミングを中心タイミングとし
て前記パルス幅を有する前記整合検出信号を生成するよ
うに構成される。
【００１９】よって、第三同期信号における一のパルス
のタイミングを中心タイミングとして整合検出信号を生
成するので、第三同期信号におけるパルスの前後の期間
を対象として位相関係における整合状態を検出すること
ができる。
【００２０】上記の課題を解決するために、請求項７に
記載の発明は、請求項１から６のいずれか一項に記載の
表示位置制御装置において、前記一方向は前記表示手段
における垂直方向であり前記第一同期信号は垂直同期信
号であると共に、前記他の方向は前記表示手段における
水平方向であり前記第二同期信号は水平同期信号である
ように構成される。
【００２１】よって、位置制御信号の安定化により表示
手段における垂直方向における画像の乱れを抑制して表
示すべき画像を高画質に表示することができる。
【００２２】
【発明の実施の形態】次に、本発明に好適な実施の形態
について、図面に基づいて説明する。
【００２３】なお、以下に説明する各実施の形態は、表
示手段としてのＰＤＰを用いて動画像を表示する場合に
そのＰＤＰ内における画像の垂直方向の表示位置を制御
（規定）するための表示位置制御信号を生成する表示位
置制御装置に対して本発明を適用した場合の実施の形態
である。
【００２４】なお、当該表示位置制御装置は、通常は当
該ＰＤＰにおける画像信号処理用ＩＣ（Integrated Ci
rcuit）内に設けられているものである。
【００２５】（Ｉ）第１実施形態 始めに、本発明に係る第１実施形態について、図１乃至
図４を用いて説明する。
【００２６】なお、図１は第１実施形態に係る表示位置
制御装置の概要構成を示すブロック図であり、図２及び
図３は当該表示位置制御装置の動作を示すタイミングチ
ャートであり、図４は当該表示位置制御装置の動作を示
すフローチャートである。
【００２７】図１に示すように、第１実施形態に係る表
示位置制御装置Ｓは、位相比較器１０、ＶＣＯ(Voltage
Controlled Oscillator)１１及び分周器１２により
構成されるＰＬＬ(Phase Locked Loop)部１と、エッ
ジ検出部２及び３と、不整合検出信号生成手段としての
位相検出パルス生成部４と、生成手段としての遅延発生
部５と、検出手段及び判定手段としての不整合位相検出
パルス生成部６と、制御信号生成手段としてのイネーブ
ルパルス選択部７と、ラッチ用レジスタ８及び９と、に
より構成される。
【００２８】次に、動作を説明する。
【００２９】先ず、ＰＤＰにおける画像の表示位置を制
御するための基準となる垂直同期信号及び水平同期信号
は、夫々垂直同期信号Ｓvs及び水平同期信号Ｓhsとして
外部から別個独立に表示位置制御装置Ｓに入力される。
【００３０】そして、ＰＬＬ部１は、当該水平同期信号
Ｓhsに基づき、表示位置制御装置Ｓ全体の動作における
基準クロック信号となるＰＬＬ信号Ｓpllを生成してエ
ッジ検出部２及び３、位相検出パルス生成部４、遅延発
生部５、不整合位相検出パルス生成部６、ラッチ用レジ
スタ８及び９並びに実施形態に係る表示位置制御装置Ｓ
の後段に接続されている図示しない他の信号処理回路等
へ出力すると共に、当該ＰＬＬ信号Ｓpllを予め設定さ
れた（又は外部から設定入力された）分周比ｎで分周し
た分周水平同期信号Ｓfhを生成してエッジ検出部２へ出
力する。
【００３１】このとき、より具体的には、当該ＰＬＬ部
１内の位相比較器１０は、入力された水平同期信号Ｓhs
の位相と分周器１２を介してフィードバックされて来た
分周水平同期信号Ｓfhの位相との間における位相差を検
出し、当該検出結果をＶＣＯ１１へ出力する。そして、
ＶＣＯ１１は当該検出結果における位相差を打ち消すよ
うな位相を有する上記ＰＬＬ信号Ｓpllを生成して上述
したようにエッジ検出部２及び３等に出力すると共に分
周器１２へ出力する。これにより、分周器１２は当該Ｐ
ＬＬ信号Ｓpllをｎ分の一に分周し、上記分周水平同期
信号Ｓfhを生成してエッジ検出部２及び位相比較器１０
へ出力する。
【００３２】次に、エッジ検出部２は、ＰＬＬ信号Ｓpl
lを用いて分周水平同期信号Ｓfhの立ち上がりエッジの
タイミングを検出し、当該タイミングを示すエッジ検出
信号Ｓheを生成してイネーブルパルス選択部７、遅延発
生部５、位相検出パルス生成部４、ラッチ用レジスタ９
及び上述した外部の他の信号処理回路等へ出力する。
【００３３】これと並行して、エッジ検出部３は、ＰＬ
Ｌ信号Ｓpllを用いて垂直同期信号Ｓvsの立ち上がりエ
ッジのタイミングを検出し、当該タイミングを示すエッ
ジ検出信号Ｓveを生成してラッチ用レジスタ８及び不整
合位相検出パルス生成部６へ出力する。
【００３４】次に、遅延発生部５は、上記エッジ検出信
号Ｓheに含まれている一のパルスを予め設定されている
（又は外部から設定入力された）ＰＬＬ信号Ｓpllのパ
ルス数分だけ遅延し、遅延信号Ｓdlを生成してイネーブ
ルパルス選択部７へ出力する。
【００３５】このとき、遅延発生部５における遅延量、
すなわち、遅延発生部５において遅延に充てられるＰＬ
Ｌ信号Ｓpllのパルス数は、エッジ検出信号Ｓveのパル
スと、遅延された遅延信号Ｓdlのパルスのうち当該エッ
ジ検出信号Ｓveのパルスに対応するパルスとの位相差
が、予め設定された（又は外部から設定入力された）整
合状態（換言すれば、水平同期信号Ｓhsと垂直同期信号
Ｓvsとの間で上記した不整合状態になり得ない当該水平
同期信号Ｓhsと垂直同期信号Ｓvsとの位相差に相当する
整合状態）となる遅延量とされている。
【００３６】一方、位相検出パルス生成部４は、上記エ
ッジ検出信号Ｓheのパルスのタイミングを中心タイミン
グとする位相検出パルスであって、当該エッジ検出信号
Ｓheのパルスに対して時間軸上でＰＬＬ信号Ｓpllのパ
ルス数で前後数パルスずつに相当するパルス幅を有する
位相検出パルスを含む位相検出パルス信号Ｓphを生成し
て不整合位相検出パルス生成部６へ出力する。
【００３７】このとき、当該位相検出パルスのパルス幅
は、当該パルス幅に相当する時間内に上記エッジ検出信
号Ｓveのパルスのタイミングが入っているとき上記不整
合状態が発生するパルス幅とされている。
【００３８】これらにより、不整合位相検出パルス生成
部６は、ＰＬＬ信号Ｓpllの各クロックタイミング毎に
位相検出パルス信号Ｓphのパルス幅内に上記エッジ検出
信号Ｓveのパルスのタイミングが入っているか否かを確
認し、当該位相検出パルス信号Ｓphのパルス幅内に上記
エッジ検出信号Ｓveのパルスのタイミングが入っている
期間「ＨＩＧＨ」となる不整合検出信号Ｓhzであって、
その期間中は垂直同期信号Ｓvsと水平同期信号Ｓhsとが
不整合状態にあることを示す不整合検出信号Ｓhzを生成
してイネーブルパルス選択部７へ出力する。
【００３９】ここで、不整合検出信号Ｓhzの生成につい
て、図２を用いてより詳細に説明する。
【００４０】先ず、エッジ検出部３においては、図２最
上段乃至上から三段目に示すように、垂直同期信号Ｓvs
の立ち上がりエッジがＰＬＬ信号Ｓpllに基づいて検出
され、その立ち上がりタイミングを示すエッジ検出信号
Ｓveとして不整合位相検出パルス生成部６へ出力され
る。
【００４１】一方、エッジ検出部２においては、図２上
から四段目及び五段目に示すように、分周水平同期信号
Ｓfhの立ち上がりエッジがＰＬＬ信号Ｓpllに基づいて
検出され、その立ち上がりタイミングを示すエッジ検出
信号Ｓheとして位相検出パルス生成部４へ出力される。
【００４２】そして、位相検出パルス生成部４において
は、図２下から二段目に示すように、当該エッジ検出信
号Ｓheを中心パルスとして上述したパルス幅を有する位
相検出パルスが生成され、位相検出パルス信号Ｓphとし
て不整合位相検出パルス生成部６へ出力される。
【００４３】これにより、不整合位相検出パルス生成部
６においては、図２最下段に示すように、ＰＬＬ信号Ｓ
pllに基づき、上記位相検出パルスのパルス幅内にエッ
ジ検出信号Ｓveのパルスが入ったときに、当該エッジ検
出信号Ｓveのパルスが「ＨＩＧＨ」となっている期間内
にあるＰＬＬ信号Ｓpllのパルスのタイミングで「ＨＩ
ＧＨ」となり、それ以降、位相検出パルスのパルス幅内
にエッジ検出信号Ｓveのパルスが入らなくなるまでの期
間「ＨＩＧＨ」状態を継続する上記不整合検出信号Ｓhz
を生成してイネーブルパルス選択部７へ出力する。
【００４４】そして、イネーブルパルス選択部７は、不
整合検出信号Ｓhzが「ＨＩＧＨ」である期間は遅延信号
Ｓdlをラッチ用レジスタ８に対するイネーブル信号Ｓen
として当該ラッチ用レジスタ８へ出力すると共に、不整
合検出信号Ｓhzが「ＬＯＷ」である期間はエッジ検出信
号Ｓheを上記イネーブル信号Ｓenとして当該ラッチ用レ
ジスタ８へ出力する。
【００４５】これにより、ラッチ用レジスタ８は、ＰＬ
Ｌ信号Ｓpllに基づいて、イネーブル信号Ｓenが入力さ
れるタイミングでエッジ検出信号Ｓveをラッチし、ＰＤ
Ｐにおける画像の垂直方向の表示位置を示す上記表示位
置制御信号Ｓvdに対する原信号となるレジスタ信号Ｓrg
を生成してラッチ用レジスタ９へ出力する。
【００４６】最後に、ラッチ用レジスタ９は、ＰＬＬ信
号Ｓpllに基づいて、エッジ検出信号Ｓheが入力される
タイミングでレジスタ信号Ｓrgを再度ラッチし、上記表
示位置制御信号Ｓvdとして上述した外部の他の信号処理
回路等並びに図示しないＰＤＰ本体に出力する。
【００４７】ここで、上述したようにラッチ用レジスタ
８及び９を用いてエッジ検出信号Ｓveを二度ラッチして
表示位置制御信号Ｓvdを生成する理由について説明す
る。
【００４８】上述してきた第１実施形態において、上記
エッジ検出信号Ｓhe及び遅延信号Ｓdlにより垂直同期信
号Ｓvsをラッチするのは、最終的には水平同期信号Ｓhs
及び垂直同期信号Ｓvsに対して予め設定された一定の位
相関係にある表示位置制御信号Ｓvd、エッジ検出信号Ｓ
he及びＰＬＬ信号Ｓpllを生成するためであるが、この
場合、当該エッジ検出信号Ｓhe及び遅延信号Ｓdl自体に
も垂直同期信号Ｓvsに対する位相ずれが元々含まれてい
ることから、エッジ検出信号Ｓhe及び遅延信号Ｓdlによ
り垂直同期信号Ｓvsを一度ラッチするのみでは上記した
一定の位相関係は得られない。このため、本第１実施形
態においては、ラッチ用レジスタ９において、最終的に
エッジ検出信号Ｓheをイネーブル信号としてレジスタ信
号Ｓrg（換言すれば垂直同期信号Ｓvs）を再度ラッチす
ることで上記表示位置信号Ｓvdを得ているのである。
【００４９】次に、上述した一連の動作を纏めて図３及
び図４を用いて詳説する。
【００５０】上述した表示位置制御装置Ｓの動作によれ
ば、図３下から二段目に示す不整合検出信号Ｓhzが「Ｈ
ＩＧＨ」となっている期間は、図３下から三段目に示す
遅延信号Ｓdlにより図３最上段に示す垂直同期信号Ｓvs
がラッチされることとなる。従って、この結果として、
図３最下段に示すように、当該不整合検出信号Ｓhzが
「ＨＩＧＨ」となっている期間においては、表示位置制
御信号Ｓvdは、垂直同期信号Ｓvsが「ＬＯＷ」から「Ｈ
ＩＧＨ」に変化した直後の遅延信号Ｓdlのタイミングで
「ＬＯＷ」から「ＨＩＧＨ」に変化すると共にそれ以後
「ＨＩＧＨ」の状態を維持し、その後垂直同期信号Ｓvs
が「ＨＩＧＨ」から「ＬＯＷ」に変化した直後の遅延信
号Ｓdlのタイミングで「ＨＩＧＨ」から「ＬＯＷ」に変
化する波形を有することとなる。
【００５１】一方、不整合検出信号Ｓhzが「ＨＩＧＨ」
から「ＬＯＷ」に変化した以降は、図３上から二段目に
示すエッジ信号信号Ｓheにより垂直同期信号Ｓvsがラッ
チされることとなる。従って、この結果として、図３最
下段に示すように、当該不整合検出信号Ｓhzが「ＨＩＧ
Ｈ」から「ＬＯＷ」に変化した以降においては、表示位
置制御信号Ｓvdは、垂直同期信号Ｓvsが「ＬＯＷ」から
「ＨＩＧＨ」に変化した直後のエッジ検出信号Ｓheのタ
イミングで「ＬＯＷ」から「ＨＩＧＨ」に変化すると共
にそれ以後「ＨＩＧＨ」の状態を維持し、その後垂直同
期信号Ｓvsが「ＨＩＧＨ」から「ＬＯＷ」に変化した直
後のエッジ検出信号Ｓheのタイミングで「ＨＩＧＨ」か
ら「ＬＯＷ」に変化する波形を有することとなる。
【００５２】そして、このときにおけるイネーブルパル
ス選択部７における処理としては、図４にフローチャー
トとして示すように、不整合検出信号Ｓhzが「ＨＩＧ
Ｈ」か否かに基づいて垂直同期信号Ｓvsと水平同期信号
Ｓhsとが不整合状態にあるか否かが常に監視され（ステ
ップＳ１）、不整合状態が発生しているとき、すなわ
ち、不整合検出信号Ｓhzが「ＨＩＧＨ」であるときは
（ステップＳ１；ＹＥＳ）、遅延信号Ｓdlをイネーブル
信号Ｓenとしてラッチ用レジスタ８に出力し（ステップ
Ｓ２）、一方、不整合状態が発生していないとき、すな
わち、不整合検出信号Ｓhzが「ＬＯＷ」であるときは
（ステップＳ１；ＮＯ）、エッジ検出信号Ｓheをイネー
ブル信号Ｓenとしてラッチ用レジスタ８に出力すること
となる（ステップＳ３）。
【００５３】なお、上述した第１実施形態の説明におい
ては、垂直同期信号Ｓvs及び水平同期信号Ｓhsが共にい
わゆる正極性である場合について説明してきたが、当該
垂直同期信号Ｓvs及び水平同期信号Ｓhsが共にいわゆる
負極性である場合には、上述した一連の説明におけるエ
ッジ検出部２及び３、遅延発生部５、位相検出パルス生
成部４、不整合位相検出パルス生成部６、イネーブルパ
ルス選択部７、ラッチ用レジスタ８及び９夫々の動作説
明における「立ち上り」を「立ち下り」と、「ＨＩＧＨ」
を「ＬＯＷ」と、「ＬＯＷ」を「ＨＩＧＨ」と、夫々読み替え
ることで当該負極性の場合の各構成部材の説明とするこ
とができる。
【００５４】以上説明したように、第１実施形態の表示
位置制御装置Ｓの動作によれば、垂直同期信号Ｓvsに対
して整合状態にある位相差を有する遅延信号Ｓdlを生成
し、垂直同期信号Ｓvsの位相と水平同期信号Ｓhsの位相
とが間の位相関係が不整合状態にあることが検出された
とき垂直同期信号Ｓvsと遅延信号Ｓdlとに基づいて表示
位置制御信号Ｓvdを生成すると共に、当該位相関係が不
整合状態にあることが検出されないとき、垂直同期信号
Ｓvsと水平同期信号Ｓhsとに基づいて表示位置制御信号
Ｓvdを生成するので、常に垂直同期信号Ｓvsに対して整
合状態にあるいずれかの信号を用いて表示位置制御信号
Ｓvdが生成できることとなり、垂直同期信号Ｓvsの位相
と水平同期信号Ｓhsの位相との間の位相関係が不整合状
態となることに起因する表示位置制御信号Ｓvdの切り換
わりタイミングの不安定化を防止することができる。
【００５５】また、水平同期信号Ｓhsに基づいて生成さ
れた不整合検出信号Ｓhzとの関係において、位相検出パ
ルス信号Ｓphにおけるパルス幅の範囲内にエッジ検出信
号Ｓveにおける一のパルスのタイミングがあるとき位相
関係が不整合状態にあると判定すると共に、その範囲内
にエッジ検出信号Ｓveにおける一のパルスのタイミング
がないとき位相関係が不整合状態にないと判定するの
で、簡易な構成で且つ確実に位相関係における不整合状
態を検出することができる。
【００５６】更に、エッジ検出信号Ｓheにおける一のパ
ルスのタイミングを中心タイミングとして不整合検出信
号Ｓhzを生成するので、水平同期信号Ｓhsにおけるパル
スの前後の期間を対象として位相関係における不整合状
態を検出することができる。
【００５７】（II）第２実施形態 次に、本発明に係る他の実施形態である第２実施形態に
ついて、図５乃至図９を用いて説明する。
【００５８】なお、図５は第２実施形態に係る表示位置
制御装置の概要構成を示すブロック図であり、図６乃至
図８は当該表示位置制御装置の動作を示すタイミングチ
ャートであり、図９は当該表示位置制御装置の動作を示
すフローチャートである。
【００５９】また、図５に示すブロック図においては、
第１実施形態の表示位置制御装置Ｓの場合と同様の構成
部材については、同一の部材番号を付して細部の説明は
省略する。
【００６０】上述した第１実施形態においては、垂直同
期信号Ｓvsの位相と水平同期信号Ｓhsの位相とが不整合
状態にあることが検出されたとき遅延信号Ｓdlを用いて
垂直同期信号Ｓvsをラッチすることで表示位置制御信号
Ｓvdを生成すると共に、垂直同期信号Ｓvsの位相と水平
同期信号Ｓhsの位相とが不整合状態にあることが検出さ
れないときエッジ検出信号Ｓheを用いて垂直同期信号Ｓ
vsをラッチすることで表示位置制御信号Ｓvdを生成する
構成について説明した。
【００６１】これに対して、以下の第２実施形態におい
ては、垂直同期信号Ｓvsの位相と水平同期信号Ｓhsの位
相とが不整合状態にあることだけでなく、垂直同期信号
Ｓvsの位相と水平同期信号Ｓhsの位相とが整合状態にあ
ることをも積極的に検出し、遅延信号Ｓdlを用いて表示
位置制御信号Ｓvdを生成するか、或いはエッジ検出信号
Ｓheを用いて表示位置制御信号Ｓvdを生成するか、につ
いてより安定した状態で切り換える構成とする。
【００６２】すなわち、図５に示すように、第２実施形
態に係る表示位置制御装置Ｓ’においては、図１に示す
表示位置制御装置Ｓの構成に加えて、整合検出信号生成
手段としての位相検出パルス生成部１５と、第二検出手
段及び第二判定手段としての整合位相検出パルス生成部
１６と、イネーブル選択制御部１７と、が追加されてお
り、第二制御信号生成手段としてのイネーブルパルス選
択部７は、上記イネーブル選択制御部１７からの後述す
る選択信号Ｓencを切り換え信号としてイネーブル信号
Ｓenを選択する。
【００６３】そして、位相検出パルス生成部１５には、
上記ＰＬＬ信号Ｓpll及び遅延信号Ｓdlが夫々入力され
ており、一方、整合位相検出パルス生成部１６には、後
述する位相検出パルス信号Ｓphh、上記ＰＬＬ信号Ｓpll
及び上記エッジ検出信号Ｓveが入力されている。
【００６４】更に、不整合位相検出パルス生成部６から
の不整合検出信号Ｓhz及び整合位相検出パルス生成部１
６からの後述する整合検出信号Ｓsfがイネーブル選択制
御部１７に入力されており、当該イネーブル選択制御部
１７からの選択信号Ｓencがイネーブルパルス選択部７
に入力されている。
【００６５】次に、動作を説明する 先ず、ＰＬＬ部１は、第１実施形態の場合と同様にＰＬ
Ｌ信号Ｓpllを生成してエッジ検出部２及び３、位相検
出パルス生成部４及び１５、遅延発生部５、不整合位相
検出パルス生成部６、整合位相検出パルス生成部１６、
ラッチ用レジスタ８及び９並びに上述した外部の他の信
号処理回路等へ出力すると共に、同じく分周水平同期信
号Ｓfhを生成してエッジ検出部２へ出力する。
【００６６】次に、エッジ検出部２は、第１実施形態の
場合と同様にエッジ検出信号Ｓheを生成してイネーブル
パルス選択部７、遅延発生部５、位相検出パルス生成部
４及び上述した外部の他の信号処理回路等へ出力する。
【００６７】これと並行して、エッジ検出部３は、第１
実施形態の場合と同様にエッジ検出信号Ｓveを生成して
ラッチ用レジスタ８、不整合位相検出パルス生成部６及
び整合位相検出パルス生成部１６へ出力する。
【００６８】次に、遅延発生部５は、第１実施形態の場
合と同様に遅延信号Ｓdlを生成してイネーブルパルス選
択部７及び位相検出パルス生成部１５へ出力する。
【００６９】一方、位相検出パルス生成部４は、第１実
施形態の場合と同様に位相検出パルス信号Ｓphを生成し
て不整合位相検出パルス生成部６へ出力する。
【００７０】これと並行して、位相検出パルス生成部１
５は、上記遅延信号Ｓdlのパルスのタイミングを中心タ
イミングとする位相検出パルスであって、当該遅延信号
Ｓdlのパルスに対して時間軸上でＰＬＬ信号Ｓpllのパ
ルス数で前後数パルスずつに相当するパルス幅を有する
第２位相検出パルスを含む位相検出パルス信号Ｓphhを
生成して整合位相検出パルス生成部１６へ出力する。
【００７１】このとき、当該第２位相検出パルスのパル
ス幅は、当該パルス幅に相当する時間内に上記エッジ検
出信号Ｓveのパルスのタイミングが入っているとき上記
整合状態となるパルス幅とされている。
【００７２】これらにより、不整合位相検出パルス生成
部６は、第１実施形態の場合と同様の不整合検出信号Ｓ
hz、すなわち、上記位相検出パルスのパルス幅内にエッ
ジ検出信号Ｓveのパルスが入ったときに当該エッジ検出
信号Ｓveのパルスが「ＨＩＧＨ」となっている期間内に
あるＰＬＬ信号Ｓpllのパルスのタイミングでそれ以前
の論理値（「ＨＩＧＨ」又は「ＬＯＷ」のいずれか一
方。以下、同様）から「ＨＩＧＨ」となり、それ以降
「ＨＩＧＨ」の論理値を維持し、位相検出パルスのパル
ス幅内にエッジ検出信号Ｓveのパルスが入らなくなった
直後に入力されるエッジ検出信号Ｓveのパルスが「ＨＩ
ＧＨ」となっている期間内にあるＰＬＬ信号Ｓpllのパ
ルスのタイミングで「ＨＩＧＨ」から「ＬＯＷ」に変化す
る上記不整合検出信号Ｓhzを生成してイネーブル選択制
御部１７へ出力する。
【００７３】一方、整合位相検出パルス生成部１６は、
ＰＬＬ信号Ｓpllの各クロックタイミング毎に位相検出
パルス信号Ｓphhのパルス幅内に上記エッジ検出信号Ｓv
eのパルスのタイミングが入っているか否かを確認し、
当該位相検出パルス信号Ｓphhのパルス幅内に上記エッ
ジ検出信号Ｓveのパルスが入ったときに、当該エッジ検
出信号Ｓveのパルスが「ＨＩＧＨ」となっている期間内
にあるＰＬＬ信号Ｓpllのパルスのタイミングでそれ以
前の論理値から「ＨＩＧＨ」となり、それ以降「ＨＩＧ
Ｈ」の論理値を維持し、第２位相検出パルスのパルス幅
内にエッジ検出信号Ｓveのパルスが入らなくなった直後
に入力されるエッジ検出信号Ｓveのパルスが「ＨＩＧ
Ｈ」となっている期間内にあるＰＬＬ信号Ｓpllのパル
スのタイミングで「ＨＩＧＨ」から「ＬＯＷ」に変化する
上記整合検出信号Ｓsfを生成してイネーブル選択制御部
１７へ出力する。
【００７４】そして、イネーブル選択制御部１７は、上
記不整合検出信号Ｓhzの論理値と整合検出信号Ｓsfの論
理値とに基づき、後述する処理により、エッジ検出信号
Ｓhe又は遅延信号Ｓdlのいずれを用いてラッチ用レジス
タ８においてエッジ検出信号Ｓve（すなわち、垂直同期
信号Ｓvs）をラッチするかを示す上記選択信号Ｓencを
生成してイネーブルパルス選択部７へ出力する。
【００７５】ここで、不整合検出信号Ｓhz及び整合検出
信号Ｓsfの生成について、図６を用いてより詳細に説明
する。
【００７６】先ず、エッジ検出部３により上記エッジ検
出信号Ｓveが生成され、不整合位相検出パルス生成部６
及び整合位相検出パルス生成部１６へ出力される。
【００７７】一方、エッジ検出部２においては、図６上
から二段目及び三段目に示すように、分周水平同期信号
Ｓfhの立ち上がりエッジがＰＬＬ信号Ｓpllに基づいて
検出され、その立ち上がりタイミングを示すエッジ検出
信号Ｓheとして位相検出パルス生成部４へ出力される。
【００７８】そして、位相検出パルス生成部４において
は、図６下から三段目に示すように、当該エッジ検出信
号Ｓheを中心パルスとして上述したパルス幅を有する位
相検出パルスが生成され、位相検出パルス信号Ｓphとし
て不整合位相検出パルス生成部６へ出力される。
【００７９】これにより、不整合位相検出パルス生成部
６においては、ＰＬＬ信号Ｓpllに基づき、上記位相検
出パルスのパルス幅内にエッジ検出信号Ｓveのパルスが
入ったときに当該エッジ検出信号Ｓveのパルスが「ＨＩ
ＧＨ」となっている期間内にあるＰＬＬ信号Ｓpllのパ
ルスのタイミングで「ＨＩＧＨ」となり、それ以降、位
相検出パルスのパルス幅内にエッジ検出信号Ｓveのパル
スが入らなくなるまでの期間「ＨＩＧＨ」状態を継続す
る上記不整合検出信号Ｓhzを生成してイネーブル選択制
御部１７へ出力する。
【００８０】他方、位相検出パルス生成部１５において
は、図６下から二段目及び最下段に示すように、遅延発
生部５からの遅延信号Ｓdlを中心パルスとして上述した
パルス幅を有する第２位相検出パルスが生成され、位相
検出パルス信号Ｓphhとして整合位相検出パルス生成部
１６へ出力される。
【００８１】これにより、整合位相検出パルス生成部１
６においては、ＰＬＬ信号Ｓpllに基づき、上記第２位
相検出パルスのパルス幅内にエッジ検出信号Ｓveのパル
スが入ったときに当該エッジ検出信号Ｓveのパルスが
「ＨＩＧＨ」となっている期間内にあるＰＬＬ信号Ｓpl
lのパルスのタイミングで「ＨＩＧＨ」となり、それ以
降、第２位相検出パルスのパルス幅内にエッジ検出信号
Ｓveのパルスが入らなくなるまでの期間「ＨＩＧＨ」状
態を継続する上記整合検出信号Ｓsfを生成してイネーブ
ル選択制御部１７へ出力する。
【００８２】ここで、上述した位相検出パルス生成部４
及び１５、不整合位相検出パルス生成部６並びに整合位
相検出パルス生成部１６における動作について特にそれ
らの相互関係を纏めて図７を用いて説明する。
【００８３】先ず、第一に、図７（ａ）に示す如く上記
位相検出パルスのパルス幅内にエッジ検出信号Ｓveのパ
ルスが入っているが第２位相検出パルスのパルス幅内に
は入っていないときには、不整合位相検出パルス生成部
６は、当該エッジ検出信号Ｓveのパルスが「ＨＩＧＨ」
となっているＰＬＬ信号Ｓpllのパルスのタイミングで
それまでの論理値から「ＨＩＧＨ」となり、それ以降
「ＨＩＧＨ」の論理値を維持する不整合検出信号Ｓhzを
生成してイネーブル選択制御部１７へ出力する。そし
て、これと並行して、整合位相検出パルス生成部１６
は、上記不整合検出信号Ｓhzの論理値が「ＨＩＧＨ」と
なる同じタイミングで「ＬＯＷ」となり、それ以降「Ｌ
ＯＷ」の論理値を維持する整合検出信号Ｓsfを生成して
イネーブル選択制御部１７へ出力する。
【００８４】次に、第二に、図７（ｂ）に示す如く上記
位相検出パルスのパルス幅内にはエッジ検出信号Ｓveの
パルスが入っていないが第２位相検出パルスのパルス幅
内に入っているときには、整合位相検出パルス生成部１
６は、当該エッジ検出信号Ｓveのパルスが「ＨＩＧＨ」
となっているＰＬＬ信号Ｓpllのパルスのタイミングで
それまでの論理値から「ＨＩＧＨ」となり、それ以降
「ＨＩＧＨ」の論理値を維持する整合検出信号Ｓsfを生
成してイネーブル選択制御部１７へ出力する。そして、
これと並行して、不整合位相検出パルス生成部６は、上
記整合検出信号Ｓsfの論理値が「ＨＩＧＨ」となる同じ
タイミングで「ＬＯＷ」となり、それ以降「ＬＯＷ」の
論理値を維持する不整合検出信号Ｓhzを生成してイネー
ブル選択制御部１７へ出力する。
【００８５】最後に、第三に、図７（ｃ）に示す如く上
記位相検出パルスのパルス幅内にエッジ検出信号Ｓveの
パルスが入っておらず、且つ第２位相検出パルスのパル
ス幅内にも入っていないときには、整合位相検出パルス
生成部１６は、当該エッジ検出信号Ｓveのパルスが「Ｈ
ＩＧＨ」となっているＰＬＬ信号Ｓpllのパルスのタイ
ミングでそれまでの論理値から「ＬＯＷ」となり、それ
以降「ＬＯＷ」の論理値を維持する整合検出信号Ｓsfを
生成してイネーブル選択制御部１７へ出力する。そし
て、これと並行して、不整合位相検出パルス生成部６
は、上記整合検出信号Ｓsfの論理値が「ＬＯＷ」となる
同じタイミングで「ＬＯＷ」となり、それ以降「ＬＯ
Ｗ」の論理値を維持する不整合検出信号Ｓhzを生成して
イネーブル選択制御部１７へ出力する。
【００８６】なお、上述した説明から明らかなように、
エッジ検出信号Ｓveのパルスが位相検出パルスのパルス
幅内にも第２位相検出パルスのパルス幅内にも入ってい
るという事象は、一般的な映像信号に含まれている水平
同期周波数が対応する垂直同期周波数の数百倍の周波数
を有することから、生起し得ない。
【００８７】次に、イネーブル選択制御部１７は、上述
した整合検出信号Ｓsfの論理値及び不整合検出信号Ｓhz
の論理値に基づき、整合検出信号Ｓsfの論理値が「ＬＯ
Ｗ」であり不整合検出信号Ｓhzの論理値が「ＨＩＧＨ」
のときは「ＨＩＧＨ」の論理値を有する上記選択信号Ｓ
encを生成してイネーブルパルス選択部７に出力し、一
方、整合検出信号Ｓsfの論理値が「ＨＩＧＨ」であり不
整合検出信号Ｓhzの論理値が「ＬＯＷ」のときは「ＬＯ
Ｗ」の論理値を有する上記選択信号Ｓencを生成してイ
ネーブルパルス選択部７に出力し、更に、整合検出信号
Ｓsfの論理値及び不整合検出信号Ｓhzの論理値が共に
「ＬＯＷ」のときはそれまでの論理値から変化しない論
理値を有する上記選択信号Ｓencを生成してイネーブル
パルス選択部７に出力する。このとき、選択信号Ｓenc
の論理値が変化するタイミングは、整合検出信号Ｓsfの
論理値又は不整合検出信号Ｓhzの論理値が変化したタイ
ミングにおいて上述した関係の論理値に変化することと
なる。
【００８８】そして、イネーブルパルス選択部７は、選
択信号Ｓencの論理値が「ＨＩＧＨ」である期間は遅延
信号Ｓdlをラッチ用レジスタ８に対するイネーブル信号
Ｓenとして当該ラッチ用レジスタ８へ出力すると共に、
選択信号Ｓencの論理値が「ＨＩＧＨ」である期間はエ
ッジ検出信号Ｓheを上記イネーブル信号Ｓenとして当該
ラッチ用レジスタ８へ出力する。
【００８９】これにより、ラッチ用レジスタ８は、ＰＬ
Ｌ信号Ｓpllに基づいて、イネーブル信号Ｓenが入力さ
れるタイミングでエッジ検出信号Ｓveをラッチし、上記
レジスタ信号Ｓrgを生成してラッチ用レジスタ９に出力
する。
【００９０】そして、ラッチ用レジスタ９は、ＰＬＬ信
号Ｓpllに基づいて、エッジ検出信号Ｓheが入力される
タイミングでレジスタ信号Ｓrgを再度ラッチし、ＰＤＰ
における画像の垂直方向の表示位置を示す上記表示位置
制御信号Ｓvdを生成して上述した外部の他の信号処理回
路等並びに図示しないＰＤＰ本体に出力する。
【００９１】次に、上述した一連の動作を、纏めて図８
に例示しつつ詳説する。
【００９２】上述した表示位置制御装置Ｓ’の動作によ
れば、図８下から二段目に示す選択信号Ｓencが「ＬＯ
Ｗ」となっている期間は、図８上から二段目左に示すエ
ッジ検出信号Ｓheにより図８最上段左に示す垂直同期信
号Ｓvsがラッチされることとなる。従って、この結果と
して、図８最下段左に示すように、当該選択信号Ｓenc
が「ＬＯＷ」となっている期間においては、表示位置制
御信号Ｓvdは、垂直同期信号Ｓvsが「ＬＯＷ」から「Ｈ
ＩＧＨ」に変化した直後のエッジ検出信号Ｓheのタイミ
ングで「ＬＯＷ」から「ＨＩＧＨ」に変化すると共にそ
れ以後「ＨＩＧＨ」の状態を維持し、その後垂直同期信
号Ｓvsが「ＨＩＧＨ」から「ＬＯＷ」に変化した直後の
エッジ検出信号Ｓheのタイミングで「ＨＩＧＨ」から
「ＬＯＷ」に変化する波形を有することとなる。
【００９３】一方、選択信号Ｓencが「ＨＩＧＨ」とな
っている期間は、図８上から三段目右に示す遅延信号Ｓ
dlにより図８最上段右に示す垂直同期信号Ｓvsがラッチ
されることとなる。従って、この結果として、図８最下
段右に示すように、当該選択信号Ｓencが「ＨＩＧＨ」
となっている期間においては、表示位置制御信号Ｓvd
は、垂直同期信号Ｓvsが「ＬＯＷ」から「ＨＩＧＨ」に
変化した直後の遅延信号Ｓdlのタイミングで「ＬＯＷ」
から「ＨＩＧＨ」に変化すると共にそれ以後「ＨＩＧ
Ｈ」の状態を維持し、その後垂直同期信号Ｓvsが「ＨＩ
ＧＨ」から「ＬＯＷ」に変化した直後の遅延信号Ｓdlの
タイミングで「ＨＩＧＨ」から「ＬＯＷ」に変化する波
形を有することとなる。
【００９４】なお、図８に示されているように、上述し
た一連の動作において整合検出信号Ｓsf及び不整合検出
信号Ｓhz夫々の論理値の少なくともいずれか一方が変化
するタイミングは、垂直同期信号Ｓvs（換言すればエッ
ジ検出信号Ｓve）の開始タイミングと同一であることと
なる。
【００９５】そして、これらの処理における位相検出パ
ルス生成部４及び１５、不整合位相検出パルス生成部６
及び整合位相検出パルス生成部１６並びにイネーブルパ
ルス選択部７における処理としては、図９にフローチャ
ートとして示すように、先ず、垂直同期信号Ｓvsが入力
されたか否かが判定され（ステップＳ５）、入力されな
いときは（ステップＳ５；ＮＯ）そのまま垂直同期信号
Ｓvsが入力されるまで待機し、一方、入力されたときは
（ステップＳ５；ＹＥＳ）、次に、選択信号Ｓencが
「ＨＩＧＨ」か否かに基づいて垂直同期信号Ｓvsと水平
同期信号Ｓhsとが不整合状態にあるか否かが常に監視さ
れ（ステップＳ１）、不整合状態が発生しているとき、
すなわち、選択信号Ｓencが「ＨＩＧＨ」であるときは
（ステップＳ１；ＹＥＳ）、遅延信号Ｓdlをイネーブル
信号Ｓenとしてラッチ用レジスタ８に出力し（ステップ
Ｓ２）、一方、不整合状態が発生していないとき、すな
わち、選択信号Ｓencが「ＨＩＧＨ」でないときは（ス
テップＳ１；ＮＯ）、次に、選択信号Ｓencが「ＬＯ
Ｗ」であるか否かに基づいて垂直同期信号Ｓvsと水平同
期信号Ｓhsとが整合状態にあるか否かが常に監視され
（ステップＳ６）、整合状態となっているとき、すなわ
ち、選択信号Ｓencが「ＬＯＷ」であるときは（ステッ
プＳ６；ＹＥＳ）、エッジ信号Ｓheをイネーブル信号Ｓ
enとしてラッチ用レジスタ８に出力し（ステップＳ
３）、一方、整合状態となっていないとき、すなわち、
選択信号Ｓencが「ＬＯＷ」でないときは（ステップＳ
６；ＮＯ）、現状を維持してイネーブル信号Ｓenとして
出力する信号を切り換えることなく（ステップＳ７）ラ
ッチ用レジスタ８に出力することとなる。
【００９６】以上説明したように、第２実施形態の表示
位置制御装置Ｓ’の動作によれば、第１実施形態の表示
位置制御装置Ｓの効果に加えて、位相関係が整合状態に
あるか否かを検出する整合位相検出パルス生成部１６を
別個に設け、これにより位相関係が整合状態にあること
が検出されたとき垂直同期信号Ｓvsと水平同期信号Ｓhs
とに基づいて表示位置制御信号Ｓvdを生成するので、上
記不整合状態の検出自体が不安定となった場合でも、上
記位相関係がより確実に整合状態にある状態で表示位置
制御信号Ｓvdを生成することができる。
【００９７】また、遅延信号Ｓdlに基づいて生成された
整合検出信号Ｓphhとの関係において、整合検出信号Ｓp
hhにおけるパルス幅の範囲内に垂直同期信号Ｓvsにおけ
る一のパルスのタイミングがあるとき位相関係が整合状
態にあると判定するので、簡易な構成で且つ確実に位相
関係における整合状態を検出することができる。
【００９８】更に、遅延信号Ｓdlにおける一のパルスの
タイミングを中心タイミングとして整合検出信号Ｓphh
を生成するので、遅延信号Ｓdlにおけるパルスの前後の
期間を対象として位相関係における整合状態を検出する
ことができる。
【００９９】なお、上述した第１及び第２実施形態にお
いては、夫々に生成された表示位置制御信号Ｓvdにより
ＰＤＰ上の画像の表示位置を制御する場合について説明
したが、これ以外に、マトリクス型の表示装置であれ
ば、ＰＤＰ以外にも、例えば液晶ディスプレイやＥＬ
（Electro Luminescence）ディプレイ等における表示
位置制御に対しても、本発明は適用可能である。
【０１００】
【発明の効果】以上説明したように、請求項１に記載の
発明によれば、第一同期信号に対して整合状態にある位
相差を有する第三同期信号を生成し、第一同期信号の位
相と第二同期信号の位相とが間の位相関係が不整合状態
にあることが検出されたとき第一同期信号と第三同期信
号とに基づいて位置制御信号を生成すると共に、当該位
相関係が不整合状態にあることが検出されないとき第一
同期信号と第二同期信号とに基づいて位置制御信号を生
成するので、常に第一同期信号に対して整合状態にある
いずれかの同期信号を用いて位置制御信号が生成できる
こととなり、第一同期信号の位相と第二同期信号の位相
との間の位相関係が不整合状態となることに起因する位
置制御信号の切り換わりタイミングの不安定化を防止す
ることができる。
【０１０１】従って、位置制御信号の不安定化の防止に
より、表示手段において表示すべき画像を高画質に表示
することができる。
【０１０２】請求項２に記載の発明によれば、請求項１
に記載の発明の効果に加えて、第二同期信号に基づいて
生成された不整合検出信号との関係において、不整合検
出信号におけるパルス幅の範囲内に第一同期信号におけ
る一のパルスのタイミングがあるとき位相関係が不整合
状態にあると判定すると共に、その範囲内に第一同期信
号における一のパルスのタイミングがないとき位相関係
が不整合状態にないと判定するので、簡易な構成で且つ
確実に位相関係における不整合状態を検出することがで
きる。
【０１０３】請求項３に記載の発明によれば、請求項２
に記載の発明の効果に加えて、第二同期信号における一
のパルスのタイミングを中心タイミングとして不整合検
出信号を生成するので、第二同期信号におけるパルスの
前後の期間を対象として位相関係における不整合状態を
検出することができる。
【０１０４】請求項４に記載の発明によれば、請求項１
から３のいずれか一項に記載の発明の効果に加えて、位
相関係が整合状態にあるか否かを検出する第二検出手段
を検出手段とは別個に設け、これにより位相関係が整合
状態にあることが検出されたとき第一同期信号と第二同
期信号とに基づいて位置制御信号を生成するので、上記
不整合状態の検出自体が不安定となった場合でも、上記
位相関係がより確実に整合状態にある状態で位置制御信
号を生成することができる。
【０１０５】請求項５に記載の発明によれば、請求項４
に記載の発明の効果に加えて、第三同期信号に基づいて
生成された整合検出信号との関係において、整合検出信
号におけるパルス幅の範囲内に第一同期信号における一
のパルスのタイミングがあるとき位相関係が整合状態に
あると判定するので、簡易な構成で且つ確実に位相関係
における整合状態を検出することができる。
【０１０６】請求項６に記載の発明によれば、請求項５
に記載の発明の効果に加えて、第三同期信号における一
のパルスのタイミングを中心タイミングとして整合検出
信号を生成するので、第三同期信号におけるパルスの前
後の期間を対象として位相関係における整合状態を検出
することができる。
【０１０７】請求項７に記載の発明によれば、請求項１
から６のいずれか一項に記載の発明の効果に加えて、位
置制御信号の安定化により表示手段における垂直方向に
おける画像の乱れを抑制して表示すべき画像を高画質に
表示することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る表示位置制御装置の概要構
成を示すブロック図である。
【図２】第１実施形態に係る表示位置制御装置の動作を
示すタイミングチャート（Ｉ）である。
【図３】第１実施形態に係る表示位置制御装置の動作を
示すタイミングチャート（II）である。
【図４】第１実施形態に係る表示位置制御装置の動作を
示すフローチャートである。
【図５】第２実施形態に係る表示位置制御装置の概要構
成を示すブロック図である。
【図６】第２実施形態に係る表示位置制御装置の動作を
示すタイミングチャート（Ｉ）である。
【図７】第２実施形態に係る表示位置制御装置の動作を
示すタイミングチャート（II）であり、（ａ）は第一の
例を示すタイミングチャートであり、（ｂ）は第二の例
を示すタイミングチャートであり、（ｃ）は第三の例を
示すタイミングチャートである。
【図８】第２実施形態に係る表示位置制御装置の動作を
示すタイミングチャート（III）である。
【図９】第２実施形態に係る表示位置制御装置の動作を
示すフローチャートである。
【符号の説明】
１…ＰＬＬ部 ２、３…エッジ検出部 ４、１５…位相検出パルス生成部 ５…遅延発生部 ６…不整合位相検出パルス生成部 ７…イネーブルパルス選択部 ８…ラッチ用レジスタ １０…位相比較器 １１…ＶＣＯ １２…分周器 １６…整合位相検出パルス生成部 １７…イネーブル選択制御部 Ｓ、Ｓ’…表示位置制御装置 Ｓvs…垂直同期信号 Ｓhs…水平同期信号 Ｓpll…ＰＬＬ信号 Ｓfh…分周水平同期信号 Ｓhe、Ｓve…エッジ検出信号 Ｓdl…遅延信号 Ｓph、Ｓphh…位相検出パルス信号 Ｓhz…不整合検出信号 Ｓen…イネーブル信号 Ｓvd…表示位置制御信号 Ｓsf…整合検出信号 Ｓenc…選択信号 Ｓrg…レジスタ信号
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C058 AA06 AA11 BA04 BA35 5C080 AA05 AA10 BB05 DD02 DD06 EE22 FF09 JJ02 JJ04 JJ07

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 マトリクス型の表示手段の一方向におけ
    る画像の表示位置を制御するための第一同期信号と、前
    記第一同期信号とは別個独立であると共に前記表示手段
    の他の方向における前記画像の表示位置を制御するため
    の第二同期信号と、を用いて、前記画像の前記表示手段
    内における表示位置を制御するための位置制御信号を生
    成する表示位置制御装置において、 前記第一同期信号の位相に対して予め設定された整合状
    態にある位相差を有する第三同期信号を生成する生成手
    段と、 前記第一同期信号の位相と前記第二同期信号の位相との
    間の位相関係が予め設定された不整合状態にあるか否か
    を検出する検出手段と、 前記位相関係が前記不整合状態にあることが検出された
    とき、前記第一同期信号と前記第三同期信号とに基づい
    て前記位置制御信号を生成すると共に、前記位相関係が
    前記不整合状態にあることが検出されないとき、前記第
    一同期信号と前記第二同期信号とに基づいて前記位置制
    御信号を生成する制御信号生成手段と、を備えることを
    特徴とする表示位置制御装置。
  2. 【請求項２】 請求項１に記載の表示位置制御装置にお
    いて、 前記検出手段は、 前記第二同期信号に基づいて、予め設定されたパルス幅
    を有する不整合検出信号を生成する不整合検出信号生成
    手段と、 前記生成された不整合検出信号における前記パルス幅の
    範囲内に前記第一同期信号における一のパルスのタイミ
    ングがあるとき、前記位相関係が前記不整合状態にある
    と判定すると共に、前記範囲内に前記第一同期信号にお
    ける一のパルスのタイミングがないとき、前記位相関係
    が前記不整合状態にないと判定する判定手段と、 により構成されることを特徴とする表示位置制御装置。
  3. 【請求項３】 請求項２に記載の表示位置制御装置にお
    いて、 前記不整合検出信号生成手段は、前記第二同期信号にお
    ける一のパルスのタイミングを中心タイミングとして前
    記パルス幅を有する前記不整合検出信号を生成すること
    を特徴とする表示位置制御装置。
  4. 【請求項４】 請求項１から３のいずれか一項に記載の
    表示位置制御装置において、 前記第一同期信号の位相と前記第二同期信号の位相との
    間の位相関係が前記整合状態にあるか否かを検出する第
    二検出手段と、 前記位相関係が前記整合状態にあることが検出されたと
    き、前記第一同期信号と前記第二同期信号とに基づいて
    前記位置制御信号を生成する第二制御信号生成手段と、 を更に備えることを特徴とする表示位置制御装置。
  5. 【請求項５】 請求項４に記載の表示位置制御装置にお
    いて、 前記第二検出手段は、 前記第三同期信号に基づいて、予め設定されたパルス幅
    を有する整合検出信号を生成する整合検出信号生成手段
    と、 前記生成された整合検出信号における前記パルス幅の範
    囲内に前記第一同期信号における一のパルスのタイミン
    グがあるとき、前記位相関係が前記整合状態にあると判
    定する第二判定手段と、 により構成されることを特徴とする表示位置制御装置。
  6. 【請求項６】 請求項５に記載の表示位置制御装置にお
    いて、 前記整合検出信号生成手段は、前記第三同期信号におけ
    る一のパルスのタイミングを中心タイミングとして前記
    パルス幅を有する前記整合検出信号を生成することを特
    徴とする表示位置制御装置。
  7. 【請求項７】 請求項１から６のいずれか一項に記載の
    表示位置制御装置において、 前記一方向は前記表示手段における垂直方向であり前記
    第一同期信号は垂直同期信号であると共に、前記他の方
    向は前記表示手段における水平方向であり前記第二同期
    信号は水平同期信号であることを特徴とする表示位置制
    御装置。
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