JP3439020B2 - 垂直同期回路及びタイミングコントローラ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は垂直同期回路及びタ
イミングコントローラに関するものである。

【０００２】

【従来の技術】図１１は、従来の垂直同期回路７１の回
路図である。垂直同期回路７１は、カウンタ７２、デコ
ーダ７３、ＪＫフリップフロップ（以下、ＪＫＦＦとい
う）７４，７５、Ｄフリップフロップ（以下、ＤＦＦと
いう）７６、アンド回路７７，７８、オア回路７９、及
び、インバータ回路８０により構成されている。

【０００３】垂直同期回路７１には、複合ビデオ信号か
ら同期分離された垂直同期信号VSYNC が入力される。ま
た、垂直同期回路７１には、水平同期回路によって複合
ビデオ信号から同期分離された水平同期信号に基づいて
生成されたクロック信号CLKが入力される。

【０００４】カウンタ７２は、垂直同期信号VSYNC に基
づいて生成されるクリア信号VCLRに基づいてそのカウン
ト値をクリアする。そして、カウンタ７２は、クロック
信号CLK をカウントし、そのカウント値をデコーダ７３
に出力する。デコーダ７３は、カウント値に基づいて、
所定期間の時に信号Ｓ１，Ｓ２を出力する。例えば、信
号Ｓ１は期間が「２０Ｈ」（Ｈは１水平走査期間であっ
て、クロック信号CLKの２クロック分）の時に出力さ
れ、信号Ｓ２は「２２Ｈ」の時に出力される。それら信
号Ｓ１，Ｓ２は、ＪＫＦＦ７４の入力端子Ｊ，Ｋにそれ
ぞれ出力され、ＪＫＦＦ７４は、信号Ｓ１，Ｓ２に基づ
いて１パルスの制御信号STV を出力する。

【０００５】即ち、垂直同期回路７１は、垂直同期信号
VSYNC 及びクロック信号CLK に基づいて制御信号STV を
生成し、ＬＣＤ等の表示器に出力する。その表示器は、
制御信号STV に基づいて垂直走査を開始することによっ
て、画像の表示タイミングを合わせて完全な画像を表示
するようになっている。

【０００６】また、垂直同期回路７１は、図１２に示す
ように、垂直同期信号VSYNC の入力予定位置に引き込み
期間を設けている。その引き込み期間は、デコーダ７３
から出力される信号に基づいて設定される。デコーダ７
３は、クロック信号CLK をカウントするカウンタ７２か
らのカウント値に基づいて、期間が「２２４Ｈ」の時に
信号Ｓ３を、「２９６Ｈ」の時に信号Ｓ４を出力する。
期間「２２４Ｈ」，「２９６Ｈ」は、垂直同期信号VSYN
C がＮＴＳＣ方式の場合にはほぼ「２６２．５Ｈ」で繰
り返し入力されることから、その垂直同期信号VSYNC の
入力予定位置の前後となるように設定されている。

【０００７】信号Ｓ３は、ＪＫＦＦ７５の入力端子Ｊに
入力され、そのＪＫＦＦ７５は、信号Ｓ３に基づいてＨ
レベルの信号を出力端子Ｑからアンド回路７７に出力す
る。アンド回路７７は、ＪＫＦＦ７５の出力端子Ｑから
出力される信号に基づいて、その信号がＨレベルの時に
垂直同期信号VSYNC を出力し、その垂直同期信号VSYNC
に基づいて、ＪＫＦＦ７５、ＤＦＦ７６、アンド回路７
８によって１パルスのクリア信号VCLRが生成され出力さ
れる。

【０００８】即ち、垂直同期回路７１は、引き込み期間
に垂直同期信号VSYNC の入力を許容し、その垂直同期信
号に基づいてクリア信号VCLRを生成する。逆に言えば、
垂直同期回路７１は、引き込み期間外には垂直同期信号
VSYNC の入力を許容しない。従って、垂直同期回路７１
は、引き込み期間外に入力されるノイズ等のよってクリ
ア信号VCLRが生成されるのを防止し、耐ノイズ性の向上
を図っている。また、垂直同期回路７１は、引き込み期
間の幅を適宜設定することで、垂直同期信号VSYNC がず
れても、出力画像の垂直同期がかかるようにしている。

【０００９】尚、実際には、カウンタ７２は、クリア信
号VCLRによってそのカウント値をクリアするので、垂直
同期信号VSYNC が正常に入力された場合、カウント値に
基づいてデコーダ７３から「２９６Ｈ」のときの信号Ｓ
４は出力されない。

【００１０】

【発明が解決しようとする課題】ところで、電波の伝搬
状態の悪化やゴースト等によってビデオ信号の入力状態
が不安定になると、引き込み期間内にノイズが混入した
り、垂直同期信号VSYNCのレベルが低下して欠落し易く
なる場合がある。混入したノイズはジッタを生じ、出力
画像は垂直方向に変動するので、見づらいものになって
しまう。

【００１１】また、垂直同期信号VSYNC が欠落すると、
図１３に示すように、垂直同期回路７１はクリア信号VC
LRを引き込み期間の終了である信号Ｓ４に基づいて生成
する。その結果、表示器は、「２９６Ｈ」の周期で垂直
走査を開始し、画像を表示する。しかしながら、１フィ
ールド分の画像は、ほぼ「２６２．５Ｈ」の間隔で送ら
れてくるので、画像と垂直走査の開始とが順次ずれる、
所謂同期流れの状態となるため、図１４に示すように、
表示器８１に表示される出力画像は、内容を確認するこ
とができなくなり、非常にみずらいものになってしまう
という問題があった。

【００１２】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、不安定な同期入力状態
での出力画像の安定化を図ることができる垂直同期回路
及びタイミングコントローラを提供することにある。

【００１３】

【課題を解決するための手段】請求項１に記載の発明
は、水平同期信号に基づいて生成されたクロック信号を
カウントするカウンタを備え、そのカウンタのカウント
値に基づいて出力画像のタイミングを取るための制御信
号を生成し出力するとともに、垂直同期信号の入力予定
位置前後に引き込み期間を設け、その引き込み期間内に
入力される垂直同期信号を有効とし、該垂直同期信号に
基づいてクリア信号を生成して前記カウンタのカウント
値をクリアするようにした垂直同期回路において、前記
垂直同期信号に相当する内部垂直同期信号を生成し、内
部垂直同期信号を用いてクリア信号を生成してカウンタ
をクリアし、前記垂直同期信号の状態を判定し、その判
定結果に基づいて、垂直同期信号が安定して入力される
場合にはその垂直同期信号を選択してクリア信号を生成
するようにしたことを要旨とする。

【００１４】請求項２に記載の発明は、請求項１に記載
の垂直同期回路において、前記垂直同期信号に相当する
内部垂直同期信号を生成するとともに、１フィールドを
引き込み期間内と引き込み期間外との２つの期間に区分
し、それら期間に基づいて前記垂直同期信号の状態を判
定し、その判定結果に基づいて内部垂直同期信号又は垂
直同期信号を選択し、その選択した内部垂直同期信号又
は垂直同期信号に基づいてクリア信号を生成してカウン
タをクリアするようにしたことを要旨とする。

【００１５】請求項３に記載の発明は、水平同期信号に
基づいて生成されたクロック信号をカウントするカウン
タを備え、そのカウンタのカウント値に基づいて出力画
像のタイミングを取るための制御信号を生成し出力する
とともに、垂直同期信号の入力予定位置前後に引き込み
期間を設け、その引き込み期間内に入力される垂直同期
信号を有効とし、該垂直同期信号に基づいてクリア信号
を生成して前記カウンタのカウント値をクリアするよう
にした垂直同期回路において、前記カウンタのカウント
値に基づいて、前記垂直同期信号の引き込み期間に対応
して垂直同期信号の入力予定位置の前後に位相比較信号
を生成する第１のデコーダと、前記カウンタのカウント
値に基づいて、前記垂直同期信号に相当する内部垂直同
期信号を生成する第２のデコーダと、前記第１のデコー
ダにより生成された位相比較信号を入力し、位相比較信
号に基づいて１フィールドを引き込み期間内と引き込み
期間外との２つの期間に区分し、それら期間に基づいて
前記垂直同期信号の状態が安定しているか否かを判定
し、その判定結果に応じた判定信号を出力する判定回路
と、前記垂直同期信号と内部垂直同期信号とを入力する
とともに前記判定回路から出力される判定信号を入力
し、判定信号に基づいて垂直同期信号が安定している場
合には垂直同期信号を選択し、前記垂直同期信号が安定
していない場合には内部垂直同期信号を選択し、その選
択した信号に基づいてクリア信号を出力する選択回路と
を備えたことを要旨とする。

【００１６】請求項４に記載の発明は、請求項３に記載
の垂直同期回路において、前記判定回路は、前記垂直同
期信号が複数フィールド安定して入力された場合に前記
判定信号を出力するようにしたことを要旨とする。

【００１７】請求項５に記載の発明は、請求項３又は４
に記載の垂直同期回路において、前記判定回路は、前記
垂直同期信号に基づいてカウントアップし、前記位相比
較信号に基づいてカウントダウンするカウンタと、前記
カウンタのカウント値と、前記位相比較信号に基づいて
設定した引き込み期間内と引き込み期間外とに基づい
て、引き込み期間内に入力されるパルスが１つ、かつ、
引き込み期間外に入力されるパルスが０の場合か、又
は、引き込み期間内に入力されるパルスが０、かつ、引
き込み期間外に入力されるパルスが１つ、の何れかの場
合に垂直同期信号が安定したと判定し、その判定結果を
出力する位相判定回路とを備えたことを要旨とする。

【００１８】請求項６に記載の発明は、請求項５に記載
の垂直同期回路において、前記判定回路は、更に、前記
位相判定回路から出力される判定結果をカウントし、そ
のカウント値が所定値を越える場合には前記判定信号を
出力するカウンタを備えたことを要旨とする。

【００１９】請求項７に記載の発明は、水平同期信号に
基づいて、出力画像のタイミングを取るための制御信号
と、クロック信号とを生成し出力する水平同期回路と、
請求項１〜６のうちのいずれか１項に記載の垂直同期回
路とを備えたことを要旨とする。

【００２０】従って、請求項１に記載の発明によれば、
垂直同期信号に相当する内部垂直同期信号が生成され、
内部垂直同期信号を用いてクリア信号が生成されてカウ
ンタがクリアされる。また、垂直同期信号の状態が判定
され、その判定結果に基づいて、垂直同期信号が安定し
て入力される場合にはその垂直同期信号が選択されてク
リア信号が生成される。

【００２１】請求項２に記載の発明によれば、垂直同期
信号に相当する内部垂直同期信号が生成されるととも
に、１フィールドが引き込み期間内と引き込み期間外と
の２つの期間に区分され、それら期間に基づいて垂直同
期信号の状態が判定され、その判定結果に基づいて内部
垂直同期信号又は垂直同期信号が選択され、その選択し
た内部垂直同期信号又は垂直同期信号に基づいてクリア
信号が生成されてカウンタがクリアされる。

【００２２】請求項３に記載の発明によれば、カウンタ
のカウント値に基づいて、垂直同期信号の引き込み期間
に対応して垂直同期信号の入力予定位置の前後に位相比
較信号を生成する第１のデコーダと、カウンタのカウン
ト値に基づいて、垂直同期信号に相当する内部垂直同期
信号を生成する第２のデコーダと、第１のデコーダによ
り生成された位相比較信号を入力し、位相比較信号に基
づいて１フィールドを引き込み期間内と引き込み期間外
との２つの期間に区分し、それら期間に基づいて垂直同
期信号の状態が安定しているか否かを判定し、その判定
結果に応じた判定信号を出力する判定回路と、垂直同期
信号と内部垂直同期信号とを入力するとともに判定回路
から出力される判定信号を入力し、判定信号に基づいて
垂直同期信号が安定している場合には垂直同期信号を選
択し、垂直同期信号が安定していない場合には内部垂直
同期信号を選択し、その選択した信号に基づいてクリア
信号を出力する選択回路とが備えられる。

【００２３】請求項４に記載の発明によれば、垂直同期
信号が複数フィールド安定して入力された場合に判定信
号が出力される。請求項５に記載の発明によれば、判定
回路には、垂直同期信号に基づいてカウントアップし、
位相比較信号に基づいてカウントダウンするカウンタ
と、カウンタのカウント値と、位相比較信号に基づいて
設定した引き込み期間内と引き込み期間外とに基づい
て、引き込み期間内に入力されるパルスが１つ、かつ、
引き込み期間外に入力されるパルスが０の場合か、又
は、引き込み期間内に入力されるパルスが０、かつ、引
き込み期間外に入力されるパルスが１つ、の何れかの場
合に垂直同期信号が安定したと判定し、その判定結果を
出力する位相判定回路とが備えられる。

【００２４】請求項６に記載の発明によれば、判定回路
には、更に、位相判定回路から出力される判定結果をカ
ウントし、そのカウント値が所定値を越える場合には判
定信号を出力するカウンタが備えられる。

【００２５】請求項７に記載の発明によれば、水平同期
信号に基づいて、出力画像のタイミングを取るための制
御信号と、クロック信号とを生成し出力する水平同期回
路と、請求項１〜６のうちのいずれか１項に記載の垂直
同期回路とを備えたことを要旨とする。

【００２６】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図８に従って説明する。図１は、画像表
示装置１のブロック回路図である。画像表示装置１は、
駆動回路部２と液晶表示モジュール３とから構成されて
いる。

【００２７】駆動回路部２は、同期分離回路４、タイミ
ングコントローラ５、電圧制御発振回路（ＶＣＯ）６、
及び、ビデオ信号処理回路７により構成されている。同
期分離回路４には、外部からビデオ信号が入力される。
同期分離回路４は、ビデオ信号から水平同期信号HSYNC
、垂直同期信号VSYNC を分離し、分離した水平同期信
号HSYNC 及び垂直同期信号VSYNC をタイミングコントロ
ーラ５に出力する。

【００２８】タイミングコントローラ５には、水平同期
回路８と垂直同期回路９とが設けられている。水平同期
回路８には水平同期信号HSYNC が入力される。水平同期
回路８は、水平同期信号HSYNC に基づいて、水平走査の
開始を制御するための制御信号を生成し、液晶表示モジ
ュール３に出力する。また、水平同期回路８は、ＶＣＯ
６とでＰＬＬ（Phase Locked Loop ）を構成し、水平同
期信号HSYNC に基づいて所定の周波数のクロック信号CL
K を生成し、垂直同期回路９に出力する。垂直同期回路
９は、垂直同期信号VSYNC と、水平同期回路８から入力
されるクロック信号CLK に基づいて、垂直走査の開始を
制御するための制御信号を生成し、液晶表示モジュール
３に出力する。

【００２９】ビデオ信号処理回路７は、画像信号を増幅
する。また、ビデオ信号処理回路７には、図では省略し
てあるが極性反転信号FRP が入力される。ビデオ信号処
理回路７は、極性反転信号FRP に同期して動作し、増幅
した画像信号を、液晶表示モジュール３の駆動に必要な
波形に変換し、画像信号Vdとして液晶表示モジュール３
に出力する。

【００３０】液晶表示モジュール３は、液晶パネル１
０、水平駆動回路１１、及び、垂直駆動回路１２により
構成されている。水平駆動回路１１には、水平同期回路
８によって生成された制御信号が入力されるとともに、
ビデオ信号処理回路７によって処理された画像信号が入
力される。垂直駆動回路１２には、垂直同期回路９によ
って生成された制御信号が入力される。水平駆動回路１
１，垂直駆動回路１２は、それぞれ制御信号に基づいて
水平走査，垂直走査を開始し、その水平走査，垂直走査
によって画像信号が完全な出力画像として液晶パネル１
０に表示される。

【００３１】図２に示すように、垂直同期回路９には、
カウンタ２１が設けられている。カウンタ２１にはクロ
ック信号CLK が入力される。カウンタ２１は、クロック
信号CLK をカウントし、そのカウント値をデコーダ２２
に出力する。デコーダ２２は、カウンタ２１から入力さ
れるカウント値に基づいて、そのカウント値が予め設定
された値と一致する時に、パルス信号Ｓ１，Ｓ２をＪＫ
フリップフロップ（以下、ＪＫＦＦという）２３に出力
する。

【００３２】ＪＫＦＦ２３は、パルス信号Ｓ１，Ｓ２に
基づいて、例えば１パルスの制御信号STV を生成し、液
晶表示モジュール３に出力する。液晶表示モジュール３
は、制御信号STV が入力されると、その制御信号STV に
基づいて走査を開始して画像を表示するようになってい
る。

【００３３】尚、本実施の形態では、デコーダ２２は、
カウンタ２１のカウント値が「２０Ｈ」（１Ｈ＝１水平
走査期間であって、クロック信号CLK の２クロック分）
に対応した値の時にパルス信号Ｓ１を、カウント値が
「２２Ｈ」に対応した値の時にパルス信号Ｓ２を生成
し、出力するようになっている。これらカウント値「２
０Ｈ」，「２２Ｈ」は、ＮＴＳＣ方式の複合ビデオ信号
に基づいて垂直走査を開始するためのタイミングの対応
している。

【００３４】また、デコーダ２２は、カウンタ２１から
のカウント値に基づいて位相比較信号ＰＡ，ＰＢを生成
し出力するようになっている。その位相比較信号ＰＡ，
ＰＢは、垂直同期信号VSYNC の入力予定位置の前後であ
って、引き込み期間に対応しており、位相比較信号ＰＡ
は引き込み期間の開始位置、位相比較信号ＰＢは引き込
み期間の終了位置に対応している。

【００３５】例えば、デコーダ２２は、カウント値が
「４４７」の時に位相比較信号ＰＡを、カウント値が
「６８」の時に位相比較信号ＰＢを生成する。カウンタ
２１は、後述するクリア信号VCLRが入力されるとカウン
ト値をクリアする。そのクリア信号VCLRは、垂直同期信
号VSYNC 又は内部垂直同期信号MVSYNCに基づいて生成さ
れる。即ち、カウンタ２１は、垂直同期信号VSYNC 又は
内部垂直同期信号MVSYNCが入力される毎にそのカウント
値をクリアする。従って、デコーダ２２は、カウンタ２
１のカウント値に基づいて引き込み期間の終了位置に対
応した位相比較信号ＰＢを出力した後、次の引き込み期
間の開始位置に対応した位相比較信号ＰＡを出力するよ
うになっている。

【００３６】更に、デコーダ２２は、カウンタ２１から
のカウント値に基づいて、垂直同期信号VSYNC の入力予
定位置であって、１フィールドの周期に対応しており、
ＮＴＳＣ方式の１垂直走査期間（＝１Ｖ）に対応して内
部垂直同期信号MVSYNCを生成し、出力するようになって
いる。垂直同期信号VSYNC は、ほぼ「２６２．５Ｈ」で
入力されることから、デコーダ２２は、カウンタ２１の
カウント値に基づいて、「２６２．５Ｈ」に対応した値
の時、即ち、垂直同期信号VSYNC に相当した内部垂直同
期信号MVSYNCを生成し、出力するようになっている。

【００３７】また、垂直同期回路９には、判定部２４、
信号加工部２５、及び、選択部２６が設けられている。
判定部２４は、垂直同期信号VSYNC の状態を判定するた
めに設けられている。垂直同期信号VSYNC の状態には、
正常に入力される、位相がずれて入力される、入力が無
い、ノイズが混入している、等である。

【００３８】判定部２４には、クロック信号CLK 、垂直
同期信号VSYNC 、及び位相比較信号ＰＡ，ＰＢが入力さ
れる。判定部２４はクロック信号CLK に同期して動作
し、位相比較信号ＰＡ，ＰＢに基づいて、１フィールド
を引き込み期間内と引き込み期間外との２つの期間に区
分し、垂直同期信号VSYNC がどちらの期間に入力される
か、又は、垂直同期信号VSYNC の入力が無いかを判定す
る。そして、判定部２４は、その判定結果に基づいてオ
ープン信号ＳＯ、クローズ信号ＳＣを生成し、信号加工
部２５にオープン信号ＳＯを、選択部２６にオープン信
号ＳＯ及びクローズ信号ＳＣを出力するようになってい
る。

【００３９】図６に示すように、信号加工部２５は、ア
ンド回路６５，６６、ＪＫＦＦ６７、及び、ＤＦＦ６８
により構成されている。アンド回路６５には、垂直同期
信号VSYNC が入力され、出力端子はＪＫＦＦ６７の入力
端子Ｋに接続されている。ＪＫＦＦ６７の入力端子Ｊに
は判定部２４からオープン信号ＳＯが入力され、クロッ
ク入力端子にはクロック信号CLK が入力される。ＪＫＦ
Ｆ６７の出力端子Ｑは、アンド回路６５の入力端子と、
ＤＦＦ６８の入力端子Ｄに接続され、反転出力端子ＱＮ
はアンド回路６６の一方の入力端子に接続され、アンド
回路６６の他方の入力端子は、ＤＦＦ６８の出力端子Ｑ
に接続されている。ＤＦＦ６８のクロック入力端子には
クロック信号CLK が入力される。

【００４０】信号加工部２５は、オープン信号ＳＯが入
力されると待機状態となり、最初に入力される信号のみ
を有効とし、その次から入力される信号を無効とする。
そして、信号加工部２５は、クロック信号CLK に同期し
て動作し、有効とした信号をクロック信号CLK の１周期
分の幅に加工して選択部２６に出力するようになってい
る。

【００４１】例えば、信号加工部２５は、オープン信号
ＳＯが入力された待機状態となった後に垂直同期信号VS
YNC に続いてノイズが入力された場合、最初に入力され
た垂直同期信号VSYNC を有効とし、その次から入力され
るノイズを無効とする。この構成によって、垂直同期信
号VSYNC に続いて入力されるノイズによってカウンタ２
１がクリアされる誤動作を防止し、出力画像の垂直方向
の移動を無くすことができる。

【００４２】選択部２６には、信号加工部２５を介して
垂直同期信号VSYNC が入力され、デコーダ２２から内部
垂直同期信号MVSYNCが入力される。また、選択部２６に
は、判定部２４からオープン信号ＳＯ，クローズ信号Ｓ
Ｃが入力される。選択部２６は、例えば内部垂直同期信
号MVSYNCに基づいてクリア信号VCLRを出力する。そし
て、選択部２６は、判定部２４からオープン信号ＳＯが
入力されると垂直同期信号VSYNC を選択し、その選択し
た垂直同期信号VSYNC に基づいてクリア信号VCLRを出力
する。また、選択部２６は、垂直同期信号VSYNC に基づ
いてクリア信号VCLRを出力する動作中にクローズ信号Ｓ
Ｃを入力すると内部垂直同期信号MVSYNCを選択し、その
選択した内部垂直同期信号MVSYNCに基づいてクリア信号
VCLRを出力する動作に切り換わる。

【００４３】オープン信号ＳＯは、垂直同期信号VSYNC
が安定して入力されるときに出力され、クローズ信号Ｓ
Ｃは、垂直同期信号VSYNC が安定しない（ノイズの混
入、垂直同期信号VSYNC の入力無し）ときに出力され
る。そして、選択部２６は、オープン信号ＳＯが入力さ
れると垂直同期信号VSYNC を選択し、クローズ信号ＳＣ
が入力されると内部垂直同期信号MVSYNCを選択する。

【００４４】即ち、選択部２６は、垂直同期信号VSYNC
が安定して入力されるときにはその垂直同期信号VSYNC
を選択し、その垂直同期信号VSYNC に基づいてクリア信
号VCLRを出力する。一方、選択部２６は、垂直同期信号
VSYNC が安定して入力されないときには内部垂直同期信
号MVSYNCを選択し、その内部垂直同期信号MVSYNCに基づ
いてクリア信号VCLRをカウンタ２１に出力する。

【００４５】垂直同期信号VSYNC は１フィールドの周期
にほぼ対応した間隔で入力される。また、内部垂直同期
信号MVSYNCは、１フィールドの周期に対応した間隔で生
成され入力される。また、内部垂直同期信号MVSYNCは、
垂直同期信号VSYNC の入力予定位置に対応して出力され
る。従って、クリア信号VCLRは、１フィールドの周期に
ほぼ対応した間隔で出力されるとともに、垂直同期信号
VSYNC の入力予定位置に対応した位置に生成され出力さ
れる。

【００４６】そして、カウンタ２１は、クリア信号VCLR
が入力されると、カウンタ値をクリアする。デコーダ２
２は、カウンタ２１のカウント値に基づいてパルス信号
Ｓ１，Ｓ２を出力し、それらパルス信号Ｓ１，Ｓ２に基
づいて制御信号STV が生成され液晶表示モジュール３に
出力される。従って、制御信号STV は、１フィールドの
周期に対応した間隔で生成されるとともに、垂直同期信
号VSYNC の入力予定位置に対応した位置に生成され出力
される。その結果、出力画像の垂直走査と映像信号との
ズレがないので、出力画像は安定して出力される。

【００４７】次に、判定部２４の構成について詳述す
る。図３に示すように、判定部２４には、カウンタ３１
〜３３、位相判定回路３４、アンド回路３５，３６、及
び、オア回路３７〜３９が設けられている。

【００４８】カウンタ３１には垂直同期信号VSYNC が入
力される。また、カウンタ３１の入力端子は、オア回路
３７の出力端子に接続され、そのオア回路３７に入力さ
れる位相比較信号ＰＡ，ＰＢの論理和信号が入力され
る。更に、カウンタ３１にはクロック信号CLK が入力さ
れる。

【００４９】カウンタ３１は、アップダウンカウンタで
あって、クロック信号CLK に同期して動作し、垂直同期
信号VSYNC が入力されるとカウントアップし、オア回路
３７から出力される信号、即ち、位相比較信号ＰＡ又は
ＰＢが入力されるとカウントダウンする。そして、カウ
ンタ３１は、そのカウント値に応じた信号ＩＮ０，ＩＮ
１を位相判定回路３４に出力するようになっている。

【００５０】また、カウンタ３１にはカウント値の最大
値と最小値とが予め設定され記憶されている。カウンタ
３１は、そのカウント値が最大値のときに垂直同期信号
VSYNC が入力されてもそれ以上カウントアップしない、
また、カウント値が最小値のときに位相比較信号ＰＡ，
ＰＢが入力されてもそれ以上カウントダウンしないよう
になっている。

【００５１】尚、カウント値の最大値は「３」に設定さ
れ、最小値は「０」に設定されている。従って、カウン
タ３１は、「０」から「３」までのカウント値に応じた
信号ＩＮ０，ＩＮ１を出力するようになっている。そし
て、本実施の形態では、カウンタ３１は、カウント値の
ビット０を信号ＩＮ０、ビット１を信号ＩＮ１として出
力するようになっている。

【００５２】位相比較信号ＰＡ，ＰＢは、垂直同期信号
VSYNC の引き込み期間を規定し、その垂直同期信号VSYN
C の入力予定位置の前後に生成され出力される。そし
て、通常の場合（垂直同期がとれている場合）には、位
相比較信号ＰＡから位相比較信号ＰＢまでの間に垂直同
期信号VSYNC が１つ入力され、位相信号ＰＢから位相比
較信号ＰＡまでの間には信号が入力されない。

【００５３】図７，８に示すように、例えば、位相比較
信号ＰＡが入力された時にカウンタ３１のカウント値が
「０」の場合、垂直同期信号VSYNC が入力されるとカウ
ント値は「１」となる。その垂直同期信号VSYNC の次に
位相比較信号ＰＢが入力されるとカウント値は「０」と
なり最小値となる。そして、次に位相比較信号ＰＡが入
力されると、カウンタ３１は、そのカウント値が最小値
である「０」となっているので、カウントダウンをする
ことなくカウント値を「０」に保持する。

【００５４】従って、垂直同期信号VSYNC の入力が正常
な場合、カウンタ３１のカウント値は、位相比較信号Ｐ
Ａが入力された時には「０」、位相比較信号ＰＢが入力
されたときには「１」となっている。即ち、位相比較信
号ＰＡ，ＰＢが入力された時にカウント値は、何れか一
方が「１」、他方が「０」となっている。

【００５５】また、垂直同期信号VSYNC の入力が位相比
較信号ＰＡ，ＰＢに対して位相ズレとなった場合、位相
比較信号ＰＡから位相比較信号ＰＢまでの間には信号が
入力されず、位相比較信号ＰＢから位相比較信号ＰＡま
での間に垂直同期信号VSYNCが入力される。すると、カ
ウンタ３１のカウント値は、位相比較信号ＰＡが入力さ
れた時には「１」、位相比較信号ＰＢが入力された時に
は「０」となっている。従って、位相比較信号ＰＡ，Ｐ
Ｂがそれぞれ入力された時のカウント値は、何れか一方
が「１」、他方が「０」となっている。

【００５６】一方、複合ビデオ信号の入力状態が悪化し
て垂直同期信号VSYNC の入力がなくなった場合、カウン
タ３１は垂直同期信号VSYNC が入力されないのでカウン
トアップしない。その結果、カウンタ３１のカウント値
は、位相比較信号ＰＡ，ＰＢが入力された時に共に
「０」となっている。

【００５７】また、垂直同期信号VSYNC にノイズが混入
した場合、カウンタ３１は、混入したノイズによっても
カウントアップする。その結果、カウンタ３１のカウン
ト値は混入したノイズの分だけカウントアップされるの
で、位相比較信号ＰＡ，ＰＢが入力された場合に、それ
ぞれ「１」，「２」以上となる。

【００５８】位相判定回路３４には、カウンタ３１から
出力される信号ＩＮ０，ＩＮ１が入力される。また、位
相判定回路３４には位相比較信号ＰＡ，ＰＢが入力され
る。位相判定回路３４は、位相比較信号ＰＡ，ＰＢに基
づいて、それら位相比較信号ＰＡ，ＰＢ間のカウント値
に応じて判定信号ＡＯ，ＡＣ，ＢＯ，ＢＣをそれぞれ出
力するようになっている。

【００５９】図４に示すように、位相判定回路３４は、
Ｄフリップフロップ（以下、ＤＦＦという）４１，４
２、ノア回路４３，４４、ナンド回路４５，４６、アン
ド回路４７〜５０、及び、インバータ回路５１〜５５に
より構成されている。

【００６０】ノア回路４３，４４は２入力素子であっ
て、ノア回路４３には信号ＩＮ０，ＩＮ１が入力され
る。ノア回路４４の一方の入力端子には信号ＩＮ０がイ
ンバータ回路５１を介して入力され、他方の入力端子に
は信号ＩＮ１が直接入力される。ノア回路４４の出力端
子はＤＦＦ４１，４２の入力端子Ｄに接続されている。

【００６１】ＤＦＦ４１のクロック入力端子はインバー
タ回路５２の出力端子に接続され、そのインバータ回路
５２により反転された位相比較信号ＰＢが入力される。
ＤＦＦ４１の出力端子はナンド回路４５に接続されてい
る。

【００６２】ＤＦＦ４２のクロック入力端子はインバー
タ回路５３の出力端子に接続され、そのインバータ回路
５３により反転された位相比較信号ＰＡが入力される。
ＤＦＦ４２の出力端子はナンド回路４６に接続されてい
る。

【００６３】ナンド回路４６の出力端子はインバータ回
路５４を介してアンド回路４７の一方の入力端子に接続
されるとともに、アンド回路４８の一方の入力端子に接
続されている。アンド回路４７，４８の他方の入力端子
には位相比較信号ＰＡが入力される。そして、アンド回
路４７から判定信号ＡＯが出力され、アンド回路４８か
ら判定信号ＡＣが出力される。

【００６４】ナンド回路４６の出力端子はインバータ回
路５５を介してアンド回路４９の一方の入力端子に接続
されるとともに、アンド回路５０の一方の入力端子に接
続されている。アンド回路４９，５０の他方の入力端子
には位相比較信号ＰＢが入力される。そして、アンド回
路４９から判定信号ＢＯが出力され、アンド回路５０か
ら判定信号ＢＣが出力される。

【００６５】垂直同期信号VSYNC が通常に入力された場
合、カウンタ３１のカウント値は、上記したように、位
相比較信号ＰＡが入力された時には「０」、位相比較信
号ＰＢが入力された時には「１」となっている。

【００６６】例えば、位相比較信号ＰＡが入力された場
合、カウンタ３１のカウント値が「０」であるので、ノ
ア回路４３からＨレベルの信号が出力される。また、そ
の位相比較信号ＰＡに先立って位相比較信号ＰＢが入力
された時にはカウント値が「１」となっているので、Ｄ
ＦＦ４１からＨレベルの信号が出力される。従って、ナ
ンド回路４５は、Ｌレベルの信号を出力し、アンド回路
４８にはそのＬレベルの信号が入力され、アンド回路４
７にはインバータ回路５４により反転されてＨレベルの
信号が入力される。その結果、アンド回路４７は、入力
される位相比較信号ＰＡを判定信号ＡＯとして出力す
る。

【００６７】次に、位相比較信号ＰＢが入力された場
合、カウンタ３１のカウント値が「１」であるので、ノ
ア回路４３からＬレベルの信号が出力される。また、そ
の位相比較信号ＰＢに先立って位相比較信号ＰＡが入力
された時にはカウント値が「０」となっているので、Ｄ
ＦＦ４２からＬレベルの信号が出力される。従って、ナ
ンド回路４６は、Ｈレベルの信号を出力し、アンド回路
５０にはそのＨレベルの信号が入力され、アンド回路４
９にはインバータ回路５５により反転されてＬレベルの
信号が入力される。その結果、アンド回路５０は、入力
される位相比較信号ＰＢを判定信号ＢＣとして出力す
る。

【００６８】即ち、垂直同期信号VSYNC が正常に入力さ
れた場合、位相判定回路３４は、位相比較信号ＰＡが入
力されると判定信号ＡＯを出力し、位相比較信号ＰＢが
入力されると判定信号ＢＣを出力する。

【００６９】次に、垂直同期信号VSYNC の位相がずれた
場合、カウンタ３１のカウント値は、上記したように、
位相比較信号ＰＡが入力された時には「１」、位相比較
信号ＰＢが入力された時には「０」となっている。

【００７０】例えば、位相比較信号ＰＡが入力された場
合、カウンタ３１のカウント値が「１」であるので、ノ
ア回路４３からＬレベルの信号が出力される。また、そ
の位相比較信号ＰＡに先立って位相比較信号ＰＢが入力
された時にはカウント値が「０」となっているので、Ｄ
ＦＦ４１からＬレベルの信号が出力される。従って、ナ
ンド回路４５は、Ｈレベルの信号を出力し、アンド回路
４８にはそのＨレベルの信号が入力され、アンド回路４
７にはインバータ回路５４により反転されてＬレベルの
信号が入力される。その結果、アンド回路４８は、入力
される位相比較信号ＰＡを判定信号ＡＣとして出力す
る。

【００７１】次に、位相比較信号ＰＢが入力された場
合、カウンタ３１のカウント値が「０」であるので、ノ
ア回路４３からＨレベルの信号が出力される。また、そ
の位相比較信号ＰＢに先立って位相比較信号ＰＡが入力
された時にはカウント値が「１」となっているので、Ｄ
ＦＦ４２からＨレベルの信号が出力される。従って、ナ
ンド回路４６は、Ｌレベルの信号を出力し、アンド回路
５０にはそのＬレベルの信号が入力され、アンド回路４
９にはインバータ回路５５により反転されてＨレベルの
信号が入力される。その結果、アンド回路４９は、入力
される位相比較信号ＰＢを判定信号ＢＯとして出力す
る。

【００７２】即ち、垂直同期信号VSYNC の位相がずれた
場合、位相判定回路３４は、位相比較信号ＰＡが入力さ
れると判定信号ＡＣを出力し、位相比較信号ＰＢが入力
されると判定信号ＢＯを出力する。次に、垂直同期信号
VSYNC の入力が無い場合、カウンタ３１のカウント値
は、位相比較信号ＰＡ，ＰＢが入力された時に共に
「０」となっているので、ノア回路４３からＨレベルの
信号がそれぞれ出力される。また、その位相比較信号Ｐ
Ａ（ＰＢ）に先立って位相比較信号ＰＢ（ＰＡ）が入力
された時にはカウント値が「０」となっているので、Ｄ
ＦＦ４１，４２からＬレベルの信号がそれぞれ出力され
る。その結果、位相比較信号ＰＡが入力された時に、ア
ンド回路４８からその位相比較信号ＰＡが判定信号ＡＣ
として出力され、位相比較信号ＰＢが入力された時に、
アンド回路５０からその位相比較信号ＰＢが判定信号Ｂ
Ｃとして出力される。

【００７３】即ち、垂直同期信号VSYNC の入力が無い場
合、位相判定回路３４は、位相比較信号ＰＡが入力され
ると判定信号ＡＣを出力し、位相比較信号ＰＢが入力さ
れると判定信号ＢＣを出力する。

【００７４】更に、垂直同期信号VSYNC にノイズが混入
した場合、カウンタ３１のカウント値は位相比較信号Ｐ
Ａ，ＰＢが入力されるときに「１」以上になっているの
で、ノア回路４３からＬレベルの信号が出力される。ま
た、位相比較信号ＰＡ（ＰＢ）に先立って位相比較信号
ＰＢ（ＰＡ）が入力された時にはカウント値が「１」よ
りも大きくなっているので、ＤＦＦ４１，４２からＬレ
ベルの信号がそれぞれ出力される。その結果、位相比較
信号ＰＡが入力された時に、アンド回路４８からその位
相比較信号ＰＡが判定信号ＡＣとして出力され、位相比
較信号ＰＢが入力された時に、アンド回路５０からその
位相比較信号ＰＢが判定信号ＢＣとして出力される。

【００７５】即ち、垂直同期信号VSYNC にノイズが混入
した場合、位相判定回路３４は、位相比較信号ＰＡが入
力されると判定信号ＡＣを出力し、位相比較信号ＰＢが
入力されると判定信号ＢＣを出力する。

【００７６】従って、位相判定回路３４は、位相比較信
号ＰＡ，ＰＢに基づいて垂直同期信号VSYNC の位相を判
定する。そして、位相判定回路３４は、垂直同期信号VS
YNCの位相が正常、即ち、カウンタ３１のカウント値が
位相比較信号ＰＡから位相比較信号ＰＢまでの期間で
「１」、かつ、位相比較信号ＰＢから位相比較信号ＰＡ
までの期間で「０」の時には、位相比較信号ＰＡに応答
して判定信号ＡＯを出力し、それ以外は判定信号ＡＣを
出力する。また、位相判定回路３４は、垂直同期信号VS
YNC の位相がずれている、即ち、カウンタ３１のカウン
ト値が位相比較信号ＰＢから位相比較信号ＰＡまでの期
間で「１」、かつ、位相比較信号ＰＡから位相比較信号
ＰＢまでの期間で「０」の時には、位相比較信号ＰＢに
応答して判定信号ＢＯを出力し、それ以外はＢＣを出力
する。

【００７７】また、位相比較信号ＰＡから位相比較信号
ＰＢまでの期間は、垂直同期信号VSYNC の引き込み期間
内であって、位相比較信号ＰＢから位相比較信号ＰＡま
での期間は、引き込み期間外である。従って、位相判定
回路３４は、垂直同期信号VSYNC が位相引き込み期間内
に入力される場合には判定信号ＡＯを出力し、垂直同期
信号VSYNC が引き込み期間外に入力される場合には判定
信号ＢＯを出力する。そして、位相判定回路３４は、垂
直同期信号VSYNC の入力が無い場合、又は、垂直同期信
号VSYNC にノイズが混入した場合には、判定信号ＡＣ，
ＢＣを出力する。

【００７８】図３に示すように、位相判定回路３４から
出力される判定信号ＡＯ，ＡＣはカウンタ３２に入力さ
れ、判定信号ＢＯ，ＢＣはカウンタ３３に入力される。
カウンタ３２，３３は、それぞれアップカウンタであっ
て、カウンタ３２は、判定信号ＡＯを入力するとカウン
トアップし、判定信号ＡＣを入力するとカウント値をク
リアする。カウンタ３３は、判定信号ＢＯを入力すると
カウントアップし、判定信号ＢＣを入力するとカウント
値をクリアする。そして、カウンタ３２，３３は、通常
Ｌレベルの信号を出力し、それぞれカウント値が予め設
定された所定値を越えるとＨレベルの信号を出力するよ
うになっている。

【００７９】位相判定回路３４は、位相比較信号ＰＡに
応答して判定信号ＡＯ，ＡＣを出力し、位相比較信号Ｐ
Ｂに応答して判定信号ＢＯ，ＢＣを出力する。位相比較
信号ＰＡ，ＰＢは、垂直同期信号VSYNC の引き込み期間
に対応しているので、１フィールド期間に対応した間隔
で生成され出力されるので、判定信号ＡＯ，ＡＣ，Ｂ
Ｏ，ＢＣもそれぞれ１フィールド期間に対応した間隔で
出力される。

【００８０】従って、カウンタ３２，３３は、予め設定
された所定値に基づいて、複数フィールド連続して判定
信号ＡＯ，ＢＯをそれぞれ入力するとＨレベルの信号を
出力するようになっている。尚、本実施の形態では、カ
ウンタ３２，３３の所定値は、それぞれ「３」に設定さ
れている。従って、カウンタ３２，３３は、３フィール
ド連続して判定信号ＡＯ，ＢＯをそれぞれ入力するとＨ
レベルの信号を出力するようになっている。

【００８１】カウンタ３２から出力される信号はアンド
回路３５の一方の入力端子に入力され、アンド回路３５
の他方の入力端子には判定信号ＡＯが入力される。ま
た、カウンタ３３から出力される信号はアンド回路３６
の一方の入力端子に入力され、アンド回路３６の他方の
入力端子には判定信号ＢＯが入力される。そして、アン
ド回路３５，３６から出力される信号はオア回路３８に
入力され、そのオア回路３８からは、オープン信号ＳＯ
が出力される。

【００８２】また、位相判定回路３４から出力される判
定信号ＡＣ，ＢＣは、オア回路３９に入力され、そのオ
ア回路３９からは、判定信号ＡＣ又はＢＣがクローズ信
号ＳＣとして出力される。

【００８３】従って、判定部２４は、垂直同期信号VSYN
C が複数フィールド連続して正常に入力されるか、又
は、垂直同期信号VSYNC の位相がずれた状態で複数フィ
ールド連続して入力された場合に、オープン信号ＳＯを
選択部２６に出力する。選択部２６は、オープン信号Ｓ
Ｏが入力されると、内部垂直同期信号MVSYNCから垂直同
期信号VSYNC 切り替え、その垂直同期信号VSYNC に基づ
いてクリア信号VCLRを出力する。そして、カウンタ２１
はそのクリア信号VCLRに基づいてカウント値をクリアす
る。この構成によって垂直同期信号VSYNC が正常に入力
された後に複数フィールドの余裕を持たせることで、内
部垂直同期信号MVSYNCから垂直同期信号VSYNC に切り替
えるときにヒステリシスを持たせて切り替え時のバタ付
きを防ぐようになっている。

【００８４】次に、選択部２６の構成について説明す
る。図５に示すように、選択部２６には、ＪＫＦＦ６
１、アンド回路６２，６３、及び、オア回路６４が設け
られている。ＪＫＦＦ６１の入力端子Ｊにはオープン信
号ＳＯが入力され、入力端子Ｋにはクローズ信号ＳＣが
入力される。また、ＪＫＦＦ６１のクロック入力端子に
はクロック信号CLK が入力される。

【００８５】ＪＫＦＦ６１の出力端子Ｑはアンド回路６
２の一方の入力端子に接続され、アンド回路６２の他方
の入力端子には垂直同期信号VSYNC が入力される。ＪＫ
ＦＦ６１の反転出力端子ＱＮはアンド回路６３の一方の
入力端子に接続され、アンド回路６３の他方の入力端子
には内部垂直同期信号MVSYNCが入力される。アンド回路
６２，６３の出力端子は、オア回路６４の入力端子にそ
れぞれ接続され、そのオア回路６４からクリア信号VCLR
が出力される。

【００８６】ＪＫＦＦ６１は、入力端子Ｊにオープン信
号ＳＯが入力されると、出力端子ＱからＨレベルの信号
をアンド回路６２に、反転出力端子ＱＮからＬレベルの
信号をアンド回路６３に出力する。その結果、オア回路
６４には、一方の入力端子にＨレベルの信号が入力され
たアンド回路６２を介して垂直同期信号VSYNC が入力さ
れ、その垂直同期信号VSYNC がクリア信号VCLRとして出
力される。

【００８７】一方、ＪＫＦＦ６１は、入力端子Ｋにクロ
ーズ信号ＳＣが入力されると、出力端子ＱからＬレベル
の信号をアンド回路６２に、反転出力端子ＱＮからＨレ
ベルの信号をアンド回路６３に出力する。その結果、オ
ア回路６４には、一方の入力端子にＨレベルの信号が入
力されたアンド回路６３を介して内部垂直同期信号MVSY
NCが入力され、その内部垂直同期信号MVSYNCがクリア信
号VCLRとして出力される。

【００８８】即ち、選択部２６は、オープン信号ＳＯが
入力されると垂直同期信号VSYNC を選択し、クローズ信
号ＳＣが入力されると内部垂直同期信号MVSYNCを選択す
る。そして、選択部２６は、選択した垂直同期信号VSYN
C 又は内部垂直同期信号MVSYNCに基づいてクリア信号VC
LRを出力する。

【００８９】以上記述したように、本形態によれば、以
下の効果を奏する。 （１）垂直同期回路９のデコーダ２２は、クロック信号
CLK をカウントするカウンタ２１のカウント値に基づい
て、垂直同期信号VSYNC に相当した内部垂直同期信号MV
SYNCと、垂直同期信号VSYNC の引き込み期間に対応した
位相比較信号ＰＡ，ＰＢを生成し、出力する。また、垂
直同期回路には判定部２４及び選択部２６が設けられて
いる。判定部２４は、入力された位相比較信号ＰＡ，Ｐ
Ｂに基づいて１フィールドを引き込み期間内と引き込み
期間外の２つの期間に区分し、垂直同期信号VSYNC がど
の期間に入力されるかを判定する。そして、判定部２４
は、その判定結果に基づいて垂直同期信号VSYNC が安定
して入力されるか、又は、位相がずれて入力される場合
にオープン信号ＳＯを、垂直同期信号VSYNC が安定して
いない場合にクローズ信号ＳＣを選択部２６に出力す
る。選択部２６は、オープン信号ＳＯとクローズ信号と
に基づいて垂直同期信号VSYNC 又は内部垂直同期信号MV
SYNCを選択し、その選択した信号に基づいて、カウンタ
２１をクリアするためのクリア信号VCLRを出力するよう
にした。

【００９０】その結果、垂直同期信号VSYNC が安定して
いない場合に、垂直同期信号VSYNCに相当した内部垂直
同期信号MVSYNCに基づいてカウンタ２１をクリアするこ
とができるので、出力画像の垂直方向の移動を防ぐこと
ができ、出力画像を安定して表示することができる。

【００９１】（２）判定部２４は、垂直同期信号VSYNC
が複数フィールド連続して正常に入力されるか、又は、
垂直同期信号VSYNC の位相がずれた状態で複数フィール
ド連続して入力された場合に、オープン信号ＳＯを選択
部２６に出力する。選択部２６は、オープン信号ＳＯが
入力されると、内部垂直同期信号MVSYNCから垂直同期信
号VSYNC 切り替え、その垂直同期信号VSYNC に基づいて
クリア信号VCLRを出力する。そして、カウンタ２１はそ
のクリア信号VCLRに基づいてカウント値をクリアする。
この構成によって垂直同期信号VSYNC が正常に入力され
た後に複数フィールドの余裕を持たせることで、内部垂
直同期信号MVSYNCから垂直同期信号VSYNC に切り替える
ときにヒステリシスを持たせて切り替え時のバタ付きを
防ぐことができる。

【００９２】尚、本発明は上記形態に限定されるもので
はなく、以下のように実施してもよい。 （１）上記実施の形態では、NTSC方式のビデオ信号を扱
うタイミングコントローラ５の垂直同期回路９に具体化
したが、PAL 方式やSECAM 方式のビデオ信号を扱うよう
にして実施してもよい。例えば、PAL 方式の場合、垂直
同期回路９のデコーダ２２は、垂直同期信号VSYNC がほ
ぼ312.5Hの間隔で入力されることから、内部垂直同期信
号MVSYNC312.5Hの間隔で生成する。そして、選択部２６
は、内部垂直同期信号MVSYNCまたは垂直同期信号VSYNC
を選択し、その選択した信号に基づいてクリア信号VCLR
を出力してカウンタ２１をクリアするようにする。この
構成によれば、上記実施の形態と同様にPAL 方式の画像
表示装置においても垂直同期流れを抑えた画像を表示す
ることが可能となる。

【００９３】（２）上記実施の形態では、カウンタ３
２，３３の設定値をそれぞれ「３」に設定して内部垂直
同期信号MVSYNCから垂直同期信号VSYNC に切り替える時
に複数フィールド回分の余裕を設けて切り替えのバタつ
きを抑えるようにしたが、カウンタ３２，３３の設定値
を「１」、「２」、又は「４」以上の任意の値に設定し
てもよい。また、カウンタ３２の設定値をカウンタ３３
の設定値とを互いに異なる値に設定してもよい。

【００９４】（３）上記実施の形態において、位相判定
回路３４の構成を適宜変更してもよい。例えば、カウン
タ３１から入力する信号ＩＮ０，ＩＮ１をデコードする
オア回路４３，４４及びインバータ回路５１を、別のブ
ロックとしてもよい。また、オア回路４３，４４及びイ
ンバータ回路５１をカウンタ３１に内蔵するようにして
もよい。

【００９５】（４）上記実施の形態では、液晶表示モジ
ュール３を用いた画像表示装置１に具体化したが、液晶
表示モジュール３に代えてＣＲＴやＰＤＰ（プラズマデ
ィスプレイパネル）等の他の表示器を用いた画像表示装
置に具体化して実施してもよい。

【００９６】（５）上記実施の形態では、判定部２４の
カウンタ３２，３３にアップカウンタを用いたが、ダウ
ンカウンタを用いて実施してもよい。この場合、カウン
タ３２，３３は、判定信号ＡＣ，ＢＣに応答して予め設
定した所定値をロードし、その所定値からそれぞれ判定
信号ＡＯ，ＢＯを入力する毎にカウントダウンする。そ
して、カウント値が「０」となった時にそれぞれＨレベ
ルの信号を出力するようにする。この構成によっても、
上記実施の形態と同様の効果を奏する。

【００９７】（６）上記実施の形態において、図９に示
すように、カウンタ３２ａを用いた構成とする。カウン
タ３２ａは、プリセット機能付きであってアンド回路３
６から出力される信号が入力されると予め設定された値
（「３」）にプリセットされる。従って、図１０に示す
ように、カウンタ３３より判定信号ＢＯがカウントされ
てオープン信号ＣＯが出力されると同時に、それまで動
作していなかったカウンタ３２ａのカウント値が「３」
にプリセットされる。その結果、その後に判定信号ＡＯ
が入力されると、即、オープン信号ＳＯが出力され、こ
れ以降垂直同期信号VSYNC が選択される。この構成によ
っても、上記実施の形態と同様の効果を奏する。

【００９８】

【発明の効果】以上詳述したように本発明によれば、不
安定な同期入力状態での出力画像の安定化を図ることが
可能な垂直同期回路及びタイミングコントローラを提供
することができる。

【図面の簡単な説明】

【図１】 一実施の形態の液晶表示装置のブロック図。

【図２】 一実施の形態の垂直同期回路のブロック回路
図。

【図３】 判定部のブロック回路図。

【図４】 位相判定回路部の回路図。

【図５】 選択部の回路図。

【図６】 信号加工部の回路図。

【図７】 垂直同期回路の動作を示すタイミングチャー
ト。

【図８】 垂直同期回路の動作を示すタイミングチャー
ト。

【図９】 別の判定部のブロック回路図。

【図１０】 別の判定部の動作を示すタイミングチャー
ト。

【図１１】 従来の垂直同期回路のブロック回路図。

【図１２】 垂直同期信号を示すタイミングチャート。

【図１３】 同期流れの場合を示すタイミングチャー
ト。

【図１４】 同期流れの場合の画面を示す説明図。

【符号の説明】

５ タイミングコントローラ ９ 垂直同期回路 ２１ カウンタ ２２ （第１，第２の）デコーダ ２４ 判定回路としての判定部 ２６ 選択回路としての選択部 ３１ カウンタ ３２，３３ カウンタ ３４ 位相判定回路 CLK クロック信号 ＳＯ 判定信号としてのオープン信号 ＳＣ 判定信号としてのクローズ信号 ＰＡ，ＰＢ 位相比較信号 MVSYNC 内部垂直同期信号 VSYNC 垂直同期信号 VCLR クリア信号

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/04 - 5/12

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 水平同期信号に基づいて生成されたクロ
   ック信号をカウントするカウンタを備え、そのカウンタ
   のカウント値に基づいて出力画像のタイミングを取るた
   めの制御信号を生成し出力するとともに、垂直同期信号
   の入力予定位置前後に引き込み期間を設け、その引き込
   み期間内に入力される垂直同期信号を有効とし、該垂直
   同期信号に基づいてクリア信号を生成して前記カウンタ
   のカウント値をクリアするようにした垂直同期回路にお
   いて、 前記カウンタのカウント値に基づいて、前記垂直同期信
   号の引き込み期間に対応して垂直同期信号の入力予定位
   置の前後に位相比較信号を生成する第１のデコーダと、 前記カウンタのカウント値に基づいて、前記垂直同期信
   号に相当する内部垂直同期信号を生成する第２のデコー
   ダと、 前記第１のデコーダにより生成された位相比較信号を入
   力し、位相比較信号に基づいて１フィールドを引き込み
   期間内と引き込み期間外との２つの期間に区分し、それ
   ら期間に基づいて前記垂直同期信号の状態が安定してい
   るか否かを判定し、その判定結果に応じた判定信号を出
   力する判定回路と、 前記垂直同期信号と内部垂直同期信号とを入力するとと
   もに前記判定回路から出力される判定信号を入力し、判
   定信号に基づいて垂直同期信号が安定している場合には
   垂直同期信号を選択し、前記垂直同期信号が安定してい
   ない場合には内部垂直同期信号を選択し、その選択した
   信号に基づいてクリア信号を出力する選択回路とを備
   え、 前記判定回路は、前記垂直同期信号に基づいてカウント
   アップし、前記位相比較信号に基づいてカウントダウン
   するカウンタと、 前記カウンタのカウント値と、前記位相比較信号に基づ
   いて設定した引き込み期間内と引き込み期間外とに基づ
   いて、引き込み期間内に入力されるパルスが１つ、か
   つ、引き込み期間外に入力されるパルスが０の場合か、
   又は、引き込み期間内に入力されるパルスが０、かつ、
   引き込み期間外に入力されるパルスが１つ、の何れかの
   場合に垂直同期信号が安定したと判定し、その判定結果
   を出力する位相判定回路と を備えたことを特徴とする垂
   直同期回路。
2. 【請求項２】 水平同期信号に基づいて生成されたクロ
   ック信号をカウントするカウンタを備え、そのカウンタ
   のカウント値に基づいて出力画像のタイミングを取るた
   めの制御信号を生成し出力するとともに、垂直同期信号
   の入力予定位置前後に引き込み期間を設け、その引き込
   み期間内に入力される垂直同期信号を有効とし、該垂直
   同期信号に基づいてクリア信号を生成して前記カウンタ
   のカウント値をクリアするようにした垂直同期回路にお
   いて、 前記カウンタのカウント値に基づいて、前記垂直同期信
   号の引き込み期間に対応して垂直同期信号の入力予定位
   置の前後に位相比較信号を生成する第１のデコーダと、 前記カウンタのカウント値に基づいて、前記垂直同期信
   号に相当する内部垂直同期信号を生成する第２のデコー
   ダと、 前記第１のデコーダにより生成された位相比較信号を入
   力し、位相比較信号に基づいて１フィールドを引き込み
   期間内と引き込み期間外との２つの期間に区分し、それ
   ら期間に基づいて前記垂直同期信号の状態が安定してい
   るか否かを判定し、その判定結果に応じた判定信号を出
   力する判定回路と、 前記垂直同期信号と内部垂直同期信号とを入力するとと
   もに前記判定回路から出力される判定信号を入力し、判
   定信号に基づいて垂直同期信号が安定している場合には
   垂直同期信号を選択し、前記垂直同期信号が安定してい
   ない場合には内部垂直同期信号を選択し、その選択した
   信号に基づいてクリア信号を出力する選択回路とを備
   え、 前記判定回路は、前記垂直同期信号が複数フィールド安
   定して入力された場合に前記判定信号を出力するように
   したとともに、 更に、前記判定回路は、前記垂直同期信号に基づいてカ
   ウントアップし、前記位相比較信号に基づいてカウント
   ダウンするカウンタと、 前記カウンタのカウント値と、前記位相比較信号に基づ
   いて設定した引き込み期間内と引き込み期間外とに基づ
   いて、引き込み期間内に入力されるパルスが１つ、か
   つ、引き込み期間外に入力されるパルスが０の場合か、
   又は、引き込み期間内に入力されるパルスが０、.か
   つ、引き込み期間外に入力されるパルスが１ つ、の何れ
   かの場合に垂直同期信号が安定したと判定し、その判定
   結果を出力する位相判定回路とを備えたことを特徴とす
   る垂直同期回路。
3. 【請求項３】 水平同期信号に基づいて生成されたクロ
   ック信号をカウントするカウンタを備え、そのカウンタ
   のカウント値に基づいて出力画像のタイミングを取るた
   めの制御信号を生成し出力するとともに、垂直同期信号
   の入力予定位置前後に引き込み期間を設け、その引き込
   み期間内に入力される垂直同期信号を有効とし、該垂直
   同期信号に基づいてクリア信号を生成して前記カウンタ
   のカウント値をクリアするようにした垂直同期回路にお
   いて、 前記カウンタのカウント値に基づいて、前記垂直同期信
   号の引き込み期間に対応して垂直同期信号の入力予定位
   置の前後に位相比較信号を生成する第１のデコーダと、 前記カウンタのカウント値に基づいて、前記垂直同期信
   号に相当する内部垂直同期信号を生成する第２のデコー
   ダと、 前記第１のデコーダにより生成された位相比較信号を入
   力し、位相比較信号に基づいて１フィールドを引き込み
   期間内と引き込み期間外との２つの期間に区分し、それ
   ら期間に基づいて前記垂直同期信号の状態が安定してい
   るか否かを判定し、その判定結果に応じた判定信号を出
   力する判定回路と、 前記垂直同期信号と内部垂直同期信号とを入力するとと
   もに前記判定回路から出力される判定信号を入力し、判
   定信号に基づいて垂直同期信号が安定している場合には
   垂直同期信号を選択し、前記垂直同期信号が安定してい
   ない場合には内部垂直同期信号を選択し、その選択した
   信号に基づいてクリア信号を出力する選択回路とを備
   え、 前記判定回路は、前記垂直同期信号に基づいてカウント
   アップし、前記位相比較信号に基づいてカウントダウン
   するカウンタと、 前記カウンタのカウント値と、前記位相比較信号に基づ
   いて設定した引き込み期間内と引き込み期間外とに基づ
   いて、引き込み期間内に入力されるパルスが１つ、か
   つ、引き込み期間外に入力されるパルスが０の場合か、
   又は、引き込み期 間内に入力されるパルスが０、かつ、
   引き込み期間外に入力されるパルスが１つ、の何れかの
   場合に垂直同期信号が安定したと判定し、その判定結果
   を出力する位相判定回路とを備えるとともに、 前記判定回路は、更に、前記位相判定回路から出力され
   る判定結果をカウントし、そのカウント値が所定値を越
   える場合には前記判定信号を出力するカウンタを備えた
   ことを特徴とする垂直同期回路。
4. 【請求項４】 水平同期信号に基づいて生成されたクロ
   ック信号をカウントするカウンタを備え、そのカウンタ
   のカウント値に基づいて出力画像のタイミングを取るた
   めの制御信号を生成し出力するとともに、垂直同期信号
   の入力予定位置前後に引き込み期間を設け、その引き込
   み期間内に入力される垂直同期信号を有効とし、該垂直
   同期信号に基づいてクリア信号を生成して前記カウンタ
   のカウント値をクリアするようにした垂直同期回路にお
   いて、 前記カウンタのカウント値に基づいて、前記垂直同期信
   号の引き込み期間に対応して垂直同期信号の入力予定位
   置の前後に位相比較信号を生成する第１のデコーダと、 前記カウンタのカウント値に基づいて、前記垂直同期信
   号に相当する内部垂直同期信号を生成する第２のデコー
   ダと、 前記第１のデコーダにより生成された位相比較信号を入
   力し、位相比較信号に基づいて１フィールドを引き込み
   期間内と引き込み期間外との２つの期間に区分し、それ
   ら期間に基づいて前記垂直同期信号の状態が安定してい
   るか否かを判定し、その判定結果に応じた判定信号を出
   力する判定回路と、 前記垂直同期信号と内部垂直同期信号とを入力するとと
   もに前記判定回路から出力される判定信号を入力し、判
   定信号に基づいて垂直同期信号が安定している場合には
   垂直同期信号を選択し、前記垂直同期信号が安定してい
   ない場合には内部垂直同期信号を選択し、その選択した
   信号に基づいてクリア信号を出力する選択回路とを備
   え、 前記判定回路は、前記垂直同期信号が複数フィールド安
   定して入力された場合に前記判定信号を出力するように
   したとともに、 更に、前記判定回路は、前記垂直同期信号に基づいてカ
   ウントアップし、前記 位相比較信号に基づいてカウント
   ダウンするカウンタと、 前記カウンタのカウント値と、前記位相比較信号に基づ
   いて設定した引き込み期間内と引き込み期間外とに基づ
   いて、引き込み期間内に入力されるパルスが１つ、か
   つ、引き込み期間外に入力されるパルスが０の場合か、
   又は、引き込み期間内に入力されるパルスが０、かつ、
   引き込み期間外に入力されるパルスが１つ、の何れかの
   場合に垂直同期信号が安定したと判定し、その判定結果
   を出力する位相判定回路とを備え、 前記判定回路は、更に、前記位相判定回路から出力され
   る判定結果をカウントし、そのカウント値が所定値を越
   える場合には前記判定信号を出力するカウンタを備えた
   ことを特徴とする垂直同期回路。