KR100661167B1 - 픽셀 클럭을 고정한 영상 신호 수신장치 및 그 제어방법 - Google Patents

픽셀 클럭을 고정한 영상 신호 수신장치 및 그 제어방법 Download PDF

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Abstract

픽셀 클럭을 고정한 영상 신호 수신장치 및 그 제어방법이 개시된다. 본 영상 신호 수신장치는, 입력된 아날로그 영상신호를 디지털 신호 형태로 변환하는 비디오 프로세서, 비디오 프로세서에서 변환된 영상 신호를 출력 해상도로 스케일링하는 디스플레이 프로세서, 디스플레이 프로세서에 의해 스케일링된 영상 신호를 디스플레이하는 디스플레이부, 아날로그 영상신호의 입력 수직 동기 신호(In V-sync) 및 출력 수직 동기 신호(Out V-sync)의 매칭 여부를 검출하는 검출부, 픽셀 클럭을 생성하는 위상 동기 루프(PLL), 및 검출부의 검출 결과에 따라 수평 주파수 및 수직 주파수를 조정하고, 조정된 수평 및 수직 주파수와 상기 픽셀 클럭을 이용하여 수평 동기 신호 및 수직 동기 신호를 생성한 후 상기 디스플레이 프로세서 및 검출부로 제공하는 타이밍 생성부를 포함한다. 이에 의해 입력 프레임 레이트와 출력 프레임 레이트가 불일치하여도 화면 튐 및 화면 끊김 현상을 예방할 수 있다.
입력 수직 동기 신호, 출력 수직 동기 신호, 픽셀 클럭, 프레임 레이트

Description

픽셀 클럭을 고정한 영상 신호 수신장치 및 그 제어방법 { Video signal receiver fixing pixel clock and control method thereof }
도 1은 본 발명의 일 실시 예에 따른 영상 신호 수신 장치의 블럭도,
도 2는 도 1의 검출부를 도시하는 블럭도,
도 3은 도 1의 검출부에 입력되는 동기 신호들의 타이밍도,
도 4는 도 1의 타이밍 생성부를 도시하는 블럭도, 그리고
도 5는 본 발명의 일 실시 예에 따른 영상 신호 수신 장치 제어방법의 흐름도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 영상 신호 수신 장치 110 : 비디오 프로세서
120 : 디스플레이 프로세서 130 : 디스플레이부
140 : 검출부 150 : 위상 동기 루프(PLL)
160 : 타이밍 생성부 141 : 카운터
142 : 래치 143 : 비교부
본 발명은 픽셀 클럭을 고정한 영상 신호 수신장치 및 그 제어방법에 관한 것으로, 더욱 상세하게는 입력 프레임 레이트와 출력 프레임 레이트가 불일치하여도 화면 튐 및 화면 끊김 현상을 예방할 수 있는 영상 신호 수신장치 및 그 제어방법에 관한 것이다.
아날로그 영상신호 수신 시스템에서 수신 가능한 아날로그 영상신호는 복합 영상신호(CVBS(Composite Video Bust Synchronization), 이하 CVBS라고 약함), S-비디오 신호, 및 콤포넌트(Component) 신호를 포함한다.
CVBS는 아날로그 영상신호 수신 시스템에 포함되어 있는 튜너를 통해 수신되거나 VCR(Video Cassette Recorder, 이하 VCR이라 약함) 연결단자를 통해 입력될 수 있다.
S-비디오 신호는 S-VHS(Video Home System) VCR 또는 S-비디오 출력을 구비하는 DVD(Digital Versatile Disc)와 같은 장치와 연결될 수 있는 단자를 통해 아날로그 영상신호 수신 시스템으로 입력될 수 있다. S-비디오 신호는 휘도신호(Y)와 색신호(C)로 구성된다.
콤포넌트 신호는 RGB(Red, Green, Blue) 신호 또는 Y/Pb/Pr 또는 Y/Cb/Cr 형태를 갖는 것으로 컴퓨터와 같은 장치와 연결될 수 있는 단자를 통해 아날로그 영상신호 수신 시스템으로 입력될 수 있다.
이러한 아날로그 영상신호들은 주변 환경에 의하여 수평 주파수 및 수직 주파수가 변경될 수 있다. 특히 VCR의 경우에는 녹화방식, 데크(deck) 속도 등에 의하여 수평 주파수 및 수직 주파수가 변경되는 현상이 심하게 발생 된다.
그러나, 아날로그 영상신호 수신 시스템에서 사용되는 디스플레이 픽셀 클럭의 주파수는 고정되어 있다. 디스플레이 픽셀 클럭은 수신된 영상신호를 디스플레이 패널에 맞는 타이밍으로 출력하기 위해 사용된다.
따라서 아날로그 영상신호 수신 시스템에서 디스플레이될 영상신호의 수평 주파수와 수직 주파수는 설정된 수직 모드 또는 수평 모드에 의해서만 가변 될 수 있다. 수직 모드는 프레임당 토탈 라인 수로 정의될 수 있고, 수평 모드는 프레임당 토탈 픽셀 수로 정의될 수 있다.
이와 같이 아날로그 영상신호 수신 시스템은 디스플레이 픽셀 클럭의 주파수가 고정되어 있으므로, 입력되는 영상신호의 수평 주파수 및 수직 주파수가 변동될 경우에, 입력 프레임 레이트와 출력 프레임 레이트 간에 차이가 발생 될 수 있다.
입력 프레임 레이트 보다 출력 프레임 레이트가 빠르면, 종래기술은 부족한 디스플레이할 영상을 화면 리피트(repeat)로 해결하였다. 따라서, 화면 튐 현상이 발생하는 문제점이 있었다.
입력 프레임 레이트 보다 출력 프레임 레이트가 늦으면, 종래기술은 남는 디스플레이할 영상을 화면 스킵(skip)으로 해결하였다. 따라서, 화면 끊김 현상이 발생하는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은, 픽셀 클럭을 고정하면서 출력 수직 동기 신호를 입력 수직 동기 신호에 연동되도록 함으로써, 입력 프레임 레이트와 출력 프레임 레이트가 불일치하여도 화면 튐 및 화면 끊김 현상을 예방할 수 있는 영상 신호 수신장치 및 그 제어방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 영상 신호 수신장치는, 입력된 아날로그 영상신호를 디지털 신호 형태로 변환하는 비디오 프로세서, 상기 비디오 프로세서에서 변환된 영상 신호를 출력 해상도로 스케일링하는 디스플레이 프로세서, 상기 디스플레이 프로세서에 의해 스케일링된 영상 신호를 디스플레이하는 디스플레이부, 상기 아날로그 영상신호의 입력 수직 동기 신호(In V-sync) 및 출력 수직 동기 신호(Out V-sync)의 매칭 여부를 검출하는 검출부, 픽셀 클럭을 생성하는 위상 동기 루프(PLL), 및 상기 검출부의 검출 결과에 따라 수평 주파수 및 수직 주파수를 조정하고, 조정된 수평 및 수직 주파수와 상기 픽셀 클럭을 이용하여 수평 동기 신호 및 수직 동기 신호를 생성한 후 상기 디스플레이 프로세서 및 검출부로 제공하는 타이밍 생성부를 포함한다.
상기 검출부는, 상기 입력 수직 동기 신호가 상기 출력 수직 동기 신호의 각 주기 마다 기 설정된 소정 구간 내부에 위치하면 상기 입력 수직 동기 신호 및 출력 수직 동기 신호가 매칭된다고 판단하고, 상기 구간 외부에 위치하면 상기 입력 수직 동기 신호 및 출력 수직 동기 신호가 비 매칭된다고 판단하여, 판단 결과에 대응되는 제어신호를 상기 타이밍 생성부로 출력하는 것이 바람직하다.
상기 검출부는, 출력 수직 동기 신호(Out V-sync)의 각 에지(edge) 사이의 구간에서 출력 수평 동기 신호(Out H-sync)를 카운트하는 카운터, 입력 수직 동기 신호(In V-sync)의 에지(edge)가 검출될 때마다 상기 출력 수평 동기 신호(Out H- sync)의 카운트 값을 확인하여, 상기 입력 수직 동기 신호(In V-sync)의 위치를 카운트하는 래치, 및 상기 출력 수직 동기 신호(Out V-sync)의 한 주기 내에서 기 설정된 구간 위치 및 상기 입력 수직 동기 신호의 위치를 비교하여, 상기 입력 수직 동기 신호가 상기 구간 내부에 위치하면 상기 수평 및 수직 주파수를 기존 값으로 유지하기 위한 제1 제어신호를 출력하고, 상기 입력 수직 동기 신호가 상기 구간 이전에 위치하면, 상기 수직 주파수 및 수평 주파수 중 적어도 하나 이상의 크기를 증가시키기 위한 제2 제어신호를 출력하며, 상기 입력 수직 동기 신호가 상기 구간 이후에 위치하면 상기 수직 주파수 및 수평 주파수 중 적어도 하나 이상의 크기를 감소시키기 위한 제3 제어신호를 출력하는 비교부를 포함한다.
상기 타이밍 생성부는, 상기 픽셀 클럭을 수평 토탈 픽셀로 나누어 수평 주파수를 생성하는 제1 디바이더, 상기 제1 디바이더에서 생성된 수평 주파수로 출력 수평 동기 신호를 생성하는 수평 동기 신호 생성부, 상기 수평 동기 신호 생성부에서 생성된 수평 주파수를 수직 토탈 라인으로 나누어 수직 주파수를 생성하는 제2 디바이더, 및 상기 제2 디바이더에서 제공된 수직 주파수로 출력 수직 동기 신호를 생성하는 수직 동기 신호 생성부를 포함하며, 상기 제1 및 제2 디바이더는 상기 제2 및 제3 제어신호가 수신되면 상기 수평 토탈 픽셀 및 상기 수직 토탈 라인 중 적어도 하나의 크기를 조정하여 상기 수평 주파수 및 수직 주파수 중 적어도 하나를 조정하는 것이 바람직하다.
본 발명의 일 실시 예에 따른 영상 신호 수신 장치 제어방법은, 입력 수직 동기 신호(In V-sync) 및 출력 수직 동기 신호를 비교하는 단계, 상기 비교 결과, 상기 입력 수직 동기 신호가 상기 출력 수직 동기 신호의 각 주기 마다 기 설정된 소정 구간 내부에 위치하면, 출력 수직 동기 신호 및 출력 수평 동기 신호를 기존 상태로 그대로 유지하는 단계, 상기 비교 결과, 상기 입력 수직 동기 신호가 상기 구간 이전에 위치하면, 수평 주파수 및 수직 주파수의 크기를 증가시켜 상기 출력 수직 동기 신호 및 출력 수평 동기 신호의 주파수를 증가시키는 단계, 및 상기 비교 결과, 상기 입력 수직 동기 신호가 상기 구간 이후에 위치하면, 수평 주파수 및 수직 주파수의 크기를 감소시켜 상기 출력 수직 동기 신호 및 출력 수평 동기 신호의 주파수를 감소시키는 단계를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명을 더욱 상세하게 설명한다.
도 1은 본 발명의 일 실시 예에 따른 영상 신호 수신 장치의 블럭도이다.
도 1에 도시된 바와 같이, 본 영상 신호 수신 장치(100)는 비디오 프로세서(110), 디스플레이 프로세서(120), 디스플레이부(130), 검출부(140), 위상 동기 루프(PLL:150), 크리스탈 발진부(151), 및 타이밍 생성부(160)를 포함한다.
비디오 프로세서(110)는 입력된 아날로그 영상신호를 디지털 신호로 변환한다. 구체적으로는 아날로그 영상 신호로부터 휘도(Y) 신호와 색(C) 신호를 분리하고 이를 ITU-R 656 및 ITU-601 중 어느 하나의 형태로 포매팅한다.
비디오 프로세서(110)는 아날로그 영상신호인 CVBS가 입력되면, 수신된 아날로그 영상신호를 Y/C/Sync로 분리하고, C 신호는 U/V로 다시 분리하여 ITU-R 656 또는 ITU-601 형태로 포매팅(formatting)하여 디지털 영상신호로 출력한다.
입력되는 아날로그 영상신호가 S-비디오 신호이면, 비디오 프로세서(110)는 Y신호에서 동기신호(Sync)를 분리하고, C신호를 U/V 신호로 분리하고, 이를 ITU-R 656 또는 ITU-R 601 형태로 포매팅하여 디지털 영상신호로 출력한다.
수신되는 영상신호가 콤포넌트 신호이면, 비디오 프로세서(110)는 Y신호에서 동기신호(Sync)를 분리하고, 이를 ITU-R656 또는 ITU-R 601 형태로 포매팅하여 디지털 영상신호로 출력한다.
이때 입력되는 영상신호는 주변환경에 의해서 수평/수직 주파수가 변경될 수 있다.
디스플레이 프로세서(120)는 비디오 프로세서(110)에서 출력된 영상 신호를 입력받아 이 신호가 인터레이스(interlace) 신호이면 디인터레이싱(deinterlacing)하고, 디스플레이 패널에 맞는 해상도로 스케일링 업/다운하고 이를 디지털 RGB로 출력한다.
이때 디스플레이부(130)에 맞는 타이밍으로 출력하기 위해서 디스플레이 픽셀 클럭이 필요하다. 디스플레이 픽셀 클럭(Pixel Clock)은 다음 수학식 1에 의하여 만들어진다.
Pixel Clock = H-total Pixel×V-total line×수직 주파수
여기서, H-total Pixel은 수평 전체 픽셀 수이고, V-total line은 수직 전체 라인 수이다.
디스플레이부(130)는 LCD(Liquid Crystal Display) 또는 PDP(Plasma Display Panel)와 같은 디바이스로서, 디스플레이 프로세서(120)에서 출력된 디지털 RGB를 디스플레이한다.
검출부(140)는 입력 수직 동기 신호(In V-sync) 및 출력 수직 동기 신호(Out V-sync) 간의 매칭여부를 검출한다. 구체적으로는 비디오 프로세서(110)에서 출력된 입력 수직 동기 신호(In V-sync)의 위치 정보가 출력 수직 동기 신호 상에서 어느 구간에 있는지 판단하여 매칭여부를 판단하고, 이에 대응되는 제어신호를 출력한다.
위상 동기 루프(PLL:150)는 크리스탈 발진부(151)에서 출력된 기본 픽셀 클럭을 영상 수신 장치의 시스템 제어부(미도시)의 제어 신호에 따라서 픽셀 클럭을 조정한다.
타이밍 생성부(160)는 검출부(140)에서 출력된 제어신호에 따라서 수평 주파수 및 수직 주파수를 조정하고, 조정된 수평 및 수직 주파수와 픽셀 클럭을 이용하여 수평 동기 신호 및 수직 동기 신호를 생성하여 디스플레이 프로세서(120) 및 검출부(140)로 출력한다.
도 2는 도 1의 검출부(140)를 도시하는 블럭도이다.
도 3은 도 1의 검출부(140)에 입력되는 동기 신호들의 타이밍도이다.
도 2에 도시된 바와 같이, 본 검출부(140)는 카운터(141), 래치(142), 및 비교부(143)를 포함한다.
도 3에 도시된 바와 같이, 출력 수직 동기 신호(Out V-sync), 출력 수평 동기 신호(Out H-sync), 및 입력 수직 동기 신호(In V-sync)는 소정의 타이밍을 가지고 검출부(140)에 입력된다.
카운터(141)는 출력 수직 동기 신호(Out V-sync)의 에지(edge)가 검출될 때마다 리셋하며, 이때부터 출력 수평 동기 신호(Out H-sync)를 카운트한다.
래치(142)는 입력 수직 동기 신호(In V-sync)의 에지(edge)가 검출될 때마다 출력 수평 동기 신호(Out H-sync)의 카운트 값으로부터 입력 수직 동기 신호(In V-sync)의 위치정보(A)를 카운트한다.
사용자는 출력 수직 동기 신호(Out V-sync)의 한 주기 내에서 즉, 출력 1 프레임 내에서, 소정의 제1 위치정보(B) 및 제1 위치정보(B)보다 큰 제2 위치정보(C)를 설정하여 비교부(143)에 입력한다. 제1 위치정보(B) 및 제2 위치정보(C)는 디스플레이부(130)에 따라서 적절하게 정할 수 있다.
비교부(143)는 입력 수직 동기 신호(In V-sync)의 위치정보(A)가 제1 위치정보(B) 및 제2 위치정보(C) 사이에 있으면, 입력 수직 동기 신호 및 출력 수직 동기 신호가 매칭된다고 판단하고, 기존 제어신호를 유지하는 제1제어신호(D)를 타이밍 생성부(160)에 보낸다.
입력 수직 동기 신호(In V-sync)의 위치정보(A)가 제1위치정보(B)보다 작으면, 수평 토탈 픽셀(H-total pixel) 및 수직 토탈 라인(V-total line) 중 어느 하나 이상에 -1을 하도록 제2 제어신호(D)를 타이밍 생성부(160)에 보낸다.
입력 수직 동기 신호(In V-sync)의 위치정보(A)가 제2 위치정보(C)보다 크면, 수평 토탈 픽셀(H-total pixel) 및 수직 토탈 라인(V-total line) 중 어느 하나 이상에 +1을 하도록 제3 제어신호(D)를 타이밍 생성부(160)에 보낸다.
도 4는 도 1의 타이밍 생성부(160)를 도시하는 블럭도이다.
도 4에 도시된 바와 같이, 본 타이밍 생성부(160)는 제1 디바이더(161), 수평 동기 신호 생성부(162), 제2 디바이더(163), 및 수직 동기 신호 생성부(164)를 포함한다.
타이밍 생성부(160)는 H-total pixel, V-total line, H,V Sync width, H front/back porch, V front/back porch, H active start/end, V active start/end 등의 정보를 기초로 H,V Sync 및 DE(data enable) 신호를 생성한다.
수평 주파수는 다음 수학식 2에 의해서 만들어진다.
수평 주파수 = 픽셀 클럭/ H-total pixel
수직 주파수는 다음 수학식 3에 의해서 만들어진다.
수직 주파수 = 수평 주파수/ V-total line
제1 디바이더(161)는 픽셀 클럭(Pix Clk)을 수평 토탈 픽셀(H-total pixel)로 나누어 수평 주파수를 생성한다. 수평 동기 신호 생성부(162)는 제1 디바이더(161)에서 제공된 수평 주파수로 수평 동기 신호(H-sync)를 생성한다.
제2 디바이더(163)는 수평 동기 신호 생성부(162)에서 제공된 수평 주파수를 수직 토탈 라인(V-total line)으로 나누어 수직 주파수를 생성한다. 수직 동기 신호 생성부(164)는 제2 디바이더(163)에서 제공된 수직 주파수로 수직 동기 신호(V-sync)를 생성한다.
입력 수직 동기 신호(In V-sync)의 위치정보(A)가 제1 위치정보(B) 및 제2 위치정보(C) 사이에 있으면, 비교부(143)는 제1 디바이더(161)에 수평 토탈 픽셀(H-total pixel)을 유지하도록 제1 제어신호(D)를 보내며, 제2 디바이더(163)에 수직 토탈 라인(V-total line)을 유지하도록 제1 제어신호(D)를 보낸다.
입력 수직 동기 신호(In V-sync)의 위치정보(A)가 제1위치정보(B)보다 작으면, 비교부(143)는 제1 디바이더(161)에 수평 토탈 픽셀(H-total pixel)에 -1을 하도록 제2 제어신호(D)를 보내거나 제2 디바이더(163)에 수직 토탈 라인(V-total line) 에 -1을 하도록 제2 제어신호(D)를 보낸다.
즉, 출력 프레임 레이트가 늦으면, 수평 토탈 픽셀(H-total pixel) 및 수직 토탈 라인(V-total line) 중 어느 하나 이상을 감소시켜 수평 주파수 및 수직 주파수를 빠르게 한다. 따라서, 출력 프레임 레이트가 빨라진다.
입력 수직 동기 신호(In V-sync)의 위치정보(A)가 제2 위치정보(C)보다 크면, 비교부(143)는 제1 디바이더(161)에 수평 토탈 픽셀(H-total pixel)에 +1을 하도록 제3 제어신호(D)를 보내거나 제2 디바이더(163)에 수직 토탈 라인(V-total line) 에 +1을 하도록 제3 제어신호(D)를 보낸다.
즉, 출력 프레임 레이트가 빠르면, 수평 토탈 픽셀(H-total pixel) 및 수직 토탈 라인(V-total line) 중 어느 하나 이상을 증가시켜 수평 주파수 및 수직 주파수를 느리게 한다. 따라서, 출력 프레임 레이트가 느려진다.
수평 토탈 픽셀(H-total pixel) 및 수직 토탈 라인(V-total line)의 변화는 VBI(vertical blanking interval)의 변화로 디스플레이 상에는 나타나지 않는다.
타이밍 생성부(160)는 픽셀 클럭(Pix Clk), 수평 동기 신호(H-sync), 및 수 직 동기 신호(V-sync)를 디스플레이 프로세서(120)에 제공하며, 수평 동기 신호(H-sync) 및 수직 동기 신호(V-sync)를 검출부(140)에 제공한다.
도 5은 본 발명의 일 실시 예에 따른 영상 신호 수신 장치 제어방법의 흐름도이다.
도 5에 도시된 바와 같이, 출력 수직 동기 신호(Out V-sync)의 한 주기 내에 즉, 출력 1 프레임 내에 소정의 제1 위치정보(B) 및 제1 위치정보(B)보다 큰 소정의 제2 위치정보(C)를 설정하여 영상 신호 수신 장치(100)에 입력한다(S510).
이에 따라, 출력 수직 동기 신호의 각 주기 마다 제1 위치정보(B) 및 제2 위치정보(C) 사이의 구간이 설정된다. 제1 위치정보(B) 및 제2 위치정보(C)는 영상 신호 수신장치의 사용자가 임의로 입력할 수 있으나, 제작 단계에서 설정된 값으로 입력하여 고정시키는 것이 바람직하다.
영상 신호 수신 장치(100)는 입력 수직 동기 신호(In V-sync)의 위치정보(A)를 읽는다(S520).
제1 위치정보(B), 제2 위치정보(C), 및 입력 수직 동기 신호(In V-sync)의 위치정보(A)를 비교하여(S530,S540) 타이밍 생성부(160)에 보내는 제어신호(D) 유지 여부를 결정한다(S550,S560,S570).
입력 수직 동기 신호(In V-sync)의 위치정보(A)가 제1 위치정보(B)보다 크고, 입력 수직 동기 신호(In V-sync)의 위치정보(A)가 제2 위치정보(C)보다 작으면, 기존의 제1 제어신호(D)를 유지한다(S550). 즉, 입력 수직 동기 신호가 출력 수직 동기 신호 내의 기 설정된 구간 내부에 위치하면, 입력 수직 동기 신호 및 출 력 동기 신호가 매칭된다고 판단하여 기존상태를 유지한다.
입력 수직 동기 신호(In V-sync)의 위치정보(A)가 제1 위치정보(B)보다 작으면, 수평 토탈 픽셀(H-total pixel) 및 수직 토탈 라인(V-total line) 중 어느 하나 이상에 -1을 하도록 제2 제어신호(D)를 보낸다(S560). 즉, 입력 수직 동기 신호가 출력 수직 동기 신호 내의 기 설정된 구간 이전에 위치하면, 비 매칭된다고 판단하여 수평 주파수 또는 수직 주파수를 증가시킨다.
입력 수직 동기 신호(In V-sync)의 위치정보(A)가 제2 위치정보(C)보다 크면, 수평 토탈 픽셀(H-total pixel) 및 수직 토탈 라인(V-total line) 중 어느 하나 이상에 +1을 하도록 제3 제어신호(D)를 보낸다(S570). 즉, 입력 수직 동기 신호가 출력 수직 동기 신호 내의 기 설정된 구간 이후에 위치하면, 비 매칭된다고 판단하여 수평 주파수 또는 수직 주파수를 감소시킨다.
출력 수직 동기 신호(Out V-sync)가 "하이"이면, 단계S520 에서 단계S570을 반복한다(S580). 따라서, 출력 수직 동기 신호(Out V-sync)가 입력될 때마다 출력수평 주파수 및 출력 수직 주파수를 조정할 수 있다. 출력 수직 동기 신호는 입력 수직 동기 신호에 연동되도록 하여 화면 튐 및 끊김 현상을 예방할 수 있다.
이상 설명한 바와 같이 본 발명에 따르면, 픽셀 클럭을 고정하면서 출력 수직 동기 신호를 입력 수직 동기 신호에 연동되도록 함으로써, 입력 영상 신호의 수평 및 수직 주파수가 변하는 경우, 크리스탈의 발진오차에 의한 클럭이 변하는 경우, 위상 동기 루프의 온도 및 시간경과에 따라서 클럭이 변하는 경우, 프레임 레 이트 59.94㎐, 60㎐가 변화되면서 입력되는 경우 등 모든 경우의 입/출력 프레임 레이트의 불일치를 안정적으로 프레임 락(lock)할 수 있다. 즉, 화면 튐 및 화면 끊김 현상을 예방할 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시 가능한 것은 물론이고, 그와 같은 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 않될 것이다.

Claims (5)

  1. 입력된 아날로그 영상신호를 디지털 신호 형태로 변환하는 비디오 프로세서;
    상기 비디오 프로세서에서 변환된 영상 신호를 출력 해상도로 스케일링하는 디스플레이 프로세서;
    상기 디스플레이 프로세서에 의해 스케일링된 영상 신호를 디스플레이하는 디스플레이부;
    상기 아날로그 영상신호의 입력 수직 동기 신호(In V-sync) 및 출력 수직 동기 신호(Out V-sync)의 매칭 여부를 검출하는 검출부;
    픽셀 클럭을 생성하는 위상 동기 루프(PLL); 및
    상기 검출부의 검출 결과에 따라 수평 주파수 및 수직 주파수를 조정하고, 조정된 수평 및 수직 주파수와 상기 픽셀 클럭을 이용하여 수평 동기 신호 및 수직 동기 신호를 생성한 후 상기 디스플레이 프로세서 및 검출부로 제공하는 타이밍 생성부;를 포함하는 것을 특징으로 하는 영상 신호 수신장치.
  2. 제 1항에 있어서,
    상기 검출부는,
    상기 입력 수직 동기 신호가 상기 출력 수직 동기 신호의 각 주기 마다 기 설정된 소정 구간 내부에 위치하면 상기 입력 수직 동기 신호 및 출력 수직 동기 신호가 매칭된다고 판단하고, 상기 구간 외부에 위치하면 상기 입력 수직 동기 신호 및 출력 수직 동기 신호가 비 매칭된다고 판단하여, 판단 결과에 대응되는 제어신호를 상기 타이밍 생성부로 출력하는 것을 특징으로 하는 영상 신호 수신 장치.
  3. 제2항에 있어서,
    상기 검출부는,
    출력 수직 동기 신호(Out V-sync)의 각 에지(edge) 사이의 구간에서 출력 수평 동기 신호(Out H-sync)를 카운트하는 카운터;
    입력 수직 동기 신호(In V-sync)의 에지(edge)가 검출될 때마다 상기 출력 수평 동기 신호(Out H-sync)의 카운트 값을 확인하여, 상기 입력 수직 동기 신호(In V-sync)의 위치를 카운트하는 래치; 및
    상기 출력 수직 동기 신호(Out V-sync)의 한 주기 내에서 기 설정된 구간 위 치 및 상기 입력 수직 동기 신호의 위치를 비교하여, 상기 입력 수직 동기 신호가 상기 구간 내부에 위치하면 상기 수평 및 수직 주파수를 기존 값으로 유지하기 위한 제1 제어신호를 출력하고,
    상기 입력 수직 동기 신호가 상기 구간 이전에 위치하면, 상기 수직 주파수 및 수평 주파수 중 적어도 하나 이상의 크기를 증가시키기 위한 제2 제어신호를 출력하며,
    상기 입력 수직 동기 신호가 상기 구간 이후에 위치하면 상기 수직 주파수 및 수평 주파수 중 적어도 하나 이상의 크기를 감소시키기 위한 제3 제어신호를 출력하는 비교부;를 포함하는 것을 특징으로 하는 영상 신호 수신 장치.
  4. 제3항에 있어서,
    상기 타이밍 생성부는,
    상기 픽셀 클럭을 수평 토탈 픽셀로 나누어 수평 주파수를 생성하는 제1 디바이더;
    상기 제1 디바이더에서 생성된 수평 주파수로 출력 수평 동기 신호를 생성하는 수평 동기 신호 생성부;
    상기 수평 동기 신호 생성부에서 생성된 수평 주파수를 수직 토탈 라인으로 나누어 수직 주파수를 생성하는 제2 디바이더; 및
    상기 제2 디바이더에서 제공된 수직 주파수로 출력 수직 동기 신호를 생성하는 수직 동기 신호 생성부;를 포함하며,
    상기 제1 및 제2 디바이더는 상기 제2 및 제3 제어신호가 수신되면 상기 수평 토탈 픽셀 및 상기 수직 토탈 라인 중 적어도 하나의 크기를 조정하여 상기 수평 주파수 및 수직 주파수 중 적어도 하나를 조정하는 것을 특징으로 하는 영상 신호 수신장치.
  5. 입력 수직 동기 신호(In V-sync) 및 출력 수직 동기 신호를 비교하는 단계;
    상기 비교 결과, 상기 입력 수직 동기 신호가 상기 출력 수직 동기 신호의 각 주기마다 기 설정된 소정 구간 내부에 위치하면, 출력 수직 동기 신호 및 출력 수평 동기 신호를 기존 상태로 그대로 유지하는 단계;
    상기 비교 결과, 상기 입력 수직 동기 신호가 상기 구간 이전에 위치하면, 수평 주파수 및 수직 주파수의 크기를 증가시켜 상기 출력 수직 동기 신호 및 출력 수평 동기 신호의 주파수를 증가시키는 단계; 및,
    상기 비교 결과, 상기 입력 수직 동기 신호가 상기 구간 이후에 위치하면, 수평 주파수 및 수직 주파수의 크기를 감소시켜 상기 출력 수직 동기 신호 및 출력 수평 동기 신호의 주파수를 감소시키는 단계;를 포함하는 것을 특징으로 하는 영상 신호 수신 장치 제어방법.
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