JP2000020007A - フラットパネルディスプレイとその自動調整方法 - Google Patents

Abstract

(57)【要約】 【課題】 フラットパネルディスプレイとその画面表示
の自動調整方法において、第一にコストの面で実現し易
く、第二に調整した結果が比較的安定に持続することが
可能であり、そして第三に、よりリアルタイムに近い処
理が可能なフラットパネルディスプレイとその画面表示
の自動調整方法を提供することにある。 【解決手段】 ＬＣＤモニタ１０の画面全体に亘って黒
以外の画像を表示した状態で、そのときの有効表示期間
におけるサンプリングクロックをカウントし、カウント
数が水平ドット数と一致しているか否かをＣＰＵ１９に
より判断する。このとき一致していなければ、ＣＰＵ１
９によりＰＬＬ部１４および遅延線１５を用いて、サン
プリングクロックの周波数および位相を調整する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフラットパネルディ
スプレイとその画面表示の自動調整装置、およびその自
動調整方法に関する。

【０００２】

【従来の技術】現在、パーソナルコンピュータ（以下パ
ソコン）のモニタとしてＰＤＰ（プラズマディスプレイ
パネル）やＬＣＤ（液晶ディスプレイ）などに代表され
るフラットパネルディスプレイ（以下ＦＰＤ）が普及し
つつある。これらは従来のＣＲＴに比べ、奥行きが短く
て重量も軽いという点などで優れているのが特徴であ
る。

【０００３】ＦＰＤにおいては、多くのコンピュータか
ら出力される映像信号がＣＲＴを対象としたアナログ信
号であることから、これをＦＰＤユニットで表示するた
めにデジタル変換する必要がある。デジタル変換された
映像信号は、例えばＬＣＤではドットクロック（サンプ
リングクロック；ＳＣＬＫ）と呼ばれる信号に基づく独
自の画像処理に供される。ＦＰＤは、一般に専用のクロ
ック発生器とＰＬＬ回路を備えており、高速クロックを
ＰＬＬ回路で分周することによってＳＣＬＫを生成す
る。ＳＣＬＫの周波数および位相はコンピュータからの
アナログ映像信号のクロックと同期するように調整さ
れ、連続的にデジタル化された映像信号により、画像が
画面上の所定の位置に書き込まれるようになっている。
なおクロック発生器とＰＬＬ回路はパソコン側にも備え
られており、これに基づいてアナログの映像信号が出力
される。

【０００４】ここにおいて、パソコンで使用されるビデ
オカードには多数の種類があり、ビデオカード中のＩＣ
によって生成されるアナログ映像信号の周波数に統一性
が見られないという問題がある。このことは、パソコン
からのアナログ信号をＦＰＤに取り込む段階で、アナロ
グ映像信号に対するＦＰＤ側の所定のＳＣＬＫ数がずれ
を生じる原因となる。

【０００５】アナログ映像信号に対するＳＣＬＫが所定
の周波数に比べて多い方向にずれると、サンプリングさ
れる映像信号も多くなり、表示される映像は横方向に伸
びてしまう。また逆にＳＣＬＫが所定の周波数に比べて
少ない方向にずれると、サンプリングされる映像信号も
少なくなり、表示される映像が横方向に圧縮される。ま
たＳＣＬＫの周波数が合っていても、アナログ映像信号
の波形に対する位相が合わないと、画面上の隣接する２
つのドットに対して割り当てられる映像信号のデータを
誤ってサンプリングすることになり、ちらつき（ジッ
タ）の発生の原因にもなることがあった。

【０００６】このような表示画面に関する問題は、ＣＲ
Ｔのように画面の周囲に余分な表示領域（マージン）が
設けられないＦＰＤにおいて重大であり、これに対処す
るためにＳＣＬＫの周波数および位相の再調整が必要と
なる。また、表示する画面の解像度を変更する場合にお
いてもこのような再調整が求められる。したがってＦＰ
Ｄには、工場出荷時に設定されているＳＣＬＫの周波数
および位相を再度調整するための調整スイッチが設けら
れており、適宜ユーザによって操作できるものがある。
さらにドット単位で厳密な画像調整を行うユーザの負担
を軽減するため、この調整を自動的に行う技術が開発さ
れている。

【０００７】具体的には、複数のフレーム画像における
特定の水平ラインの画素に対応する画像データを専用の
メモリに逐次記憶し、繰り返し各ラインの画像データを
１画素毎に比較して、そのデータの変化の推移からＳＣ
ＬＫの周波数および位相を自動調整する技術や（特開平
９-１４６５０２号公報）、映像信号の波形の立ち上が
り位置を検出して、これにＦＰＤ側のＳＣＬＫの位相を
自動的に遅延して合わせる技術（特開平８-２２３５１
３号公報）などが開示されている。

【０００８】

【発明が解決しようとする課題】しかしながら従来技術
のうち前者では、幾つものフレーム画像における画像デ
ータを記憶するために大容量のメモリが必要となり、コ
ストアップに繋がり易いという問題があった。また大量
のデータを管理して、これらのデータを比較した上でＳ
ＣＬＫを調整する処理が要求されるので、即時的な対応
が取りにくいという問題があった。

【０００９】一方従来技術の後者では、映像信号の波形
の立ち上がり部分を主として利用するために波形全体で
のＳＣＬＫとの同期が取りにくいという性質があり、波
形の立ち上がりで映像信号と同期させたＳＣＬＫが、位
相の後半部分から若干のずれを生じることがあった。こ
のように、現在では様々なＦＰＤの画面表示の自動調整
方法が提案されてはいるものの、さらなる改善の余地が
あると思われる。

【００１０】本発明はこのような問題に鑑みてなされた
ものであって、その目的は、第一にコストダウンが実現
し易い点、第二に調整した結果が安定に持続されるとい
う点、そして第三に、よりリアルタイムに近い高速処理
が可能であるという点の三点に優れるＦＰＤと、その画
面表示の自動調整方法を提供することにある。

【００１１】

【課題を解決する手段】上記課題を解決するために、本
発明は外部の映像信号発生装置から出力される映像信号
の有効表示期間を検出する検出手段と、クロック発生手
段と、クロックを分周してＳＣＬＫを生成する分周手段
と、前記検出手段が検出する有効表示期間においてＳＣ
ＬＫをカウントするカウント手段と、カウント手段がカ
ウントしたＳＣＬＫ数と、画面の水平ドット数とを比較
する比較手段と、比較手段の結果に基づいて、前記分周
手段の分周比を調節して有効表示期間中のＳＣＬＫ数を
画面の水平ドット数に一致させる制御手段とを備えるＦ
ＰＤとした。

【００１２】また前記ＦＰＤはさらに、ＳＣＬＫの位相
を調節する位相調節手段を備え、前記制御手段は比較手
段の結果に基づいて、当該位相調節手段により映像信号
の有効表示期間にＳＣＬＫの位相を合わせることもでき
る。また前記検出手段は、０値以外の階調からなる映像
が有効表示期間の全体に亘るときに、その有効表示期間
を検出することもできる。

【００１３】さらに本発明は、外部の映像信号発生装置
から出力される映像信号の有効表示期間を検出する検出
手段と、クロック発生手段と、クロックを分周してＳＣ
ＬＫを生成する分周手段と、前記検出手段が検出する有
効表示期間においてＳＣＬＫをカウントするカウント手
段と、カウント手段がカウントしたＳＣＬＫ数と、画面
の水平ドット数とを比較する比較手段と、比較手段の結
果に基づいて、前記分周手段の分周比を調節して有効表
示期間中のＳＣＬＫ数を画面の水平ドット数に一致させ
る制御手段とを備えるＦＰＤの自動調整装置とした。

【００１４】また前記ＦＰＤの自動調整装置はさらに、
ＳＣＬＫの位相を調節する位相調節手段を備え、前記制
御手段は比較手段の結果に基づいて、当該位相調節手段
により映像信号の有効表示期間にＳＣＬＫの位相を合わ
せることもできる。また前記検出手段は、０値以外の階
調からなる映像が有効表示期間の全体に亘るときに、そ
の有効表示期間を検出することもできる。

【００１５】さらに本発明は、映像信号発生装置から出
力される映像信号に対して、クロック発生手段により発
生したクロックの周波数を分周比調節手段により調整す
るＳＣＬＫ調整ステップと、当該調整したＳＣＬＫに基
づいて前記映像信号をサンプリングしデジタル表示する
表示ステップとを有するＦＰＤの画面の自動調整方法と
して、前記ＳＣＬＫ調整ステップの前に、映像信号の有
効表示期間内においてＳＣＬＫ数をカウントするカウン
トステップと、カウントしたＳＣＬＫ数と、画面の水平
ドット数とを比較する比較ステップとを備え、前記ＳＣ
ＬＫ調節ステップで、比較ステップの結果に基づいて、
前記分周比調節手段により有効表示期間中のＳＣＬＫ数
を画面の水平ドット数に一致させるものとした。

【００１６】また、前記ＳＣＬＫ調節ステップではさら
に、前記比較ステップの結果に基づいて、位相調節手段
により映像信号にＳＣＬＫの位相を合わせることもでき
る。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて詳細に説明する。図１（ａ）〜図１
（ｃ）は、本発明にかかるＦＰＤの一例であるカラーＬ
ＣＤモニタと、これに接続したコンピュータからなるシ
ステムの外観を示すものである。このシステムは、ＬＣ
Ｄモニタ内で生成されるＳＣＬＫの周波数および位相を
自動調整し、主として画面の水平表示サイズやちらつき
などの問題を適切に解消するシステムである。その構成
は、パソコン本体３０と調整対象であるＬＣＤモニタ１
０とに大別できる。

【００１８】図１（ａ）はＬＣＤモニタ１０の外観を示
す図である。当該ＬＣＤモニタ１０は、アクティブマト
リックスとして薄膜トランジスタ（ＴＦＴ）を使用した
１０.４インチ型カラーＬＣＤユニット（水平ドット数
６４０×４８０ライン）からなるパネル部２２を備えて
いる。図１（ｂ）はＬＣＤモニタ１０とパソコン本体３
０とが接続されている様子を背面から見た図である。映
像信号ケーブル３１は、パソコン本体３０から出力され
た映像信号をＬＣＤモニタ１０に入力するものである。

【００１９】図１（ｃ）はＬＣＤモニタ１０の背面右下
部を拡大した外観図である。ＬＣＤモニタ１０の背面右
下部には、映像信号ケーブル３１の接続用コネクタ２４
の他に調整パネル２１が設けられている。調整パネル２
１には一連の画面調整のためのスイッチが配列されてい
る。具体的には輝度調整ボリューム（VIDEOLEVEL）２１
１、水平位置調整ボタン（H-POSITION）２１２Ｒ、２１
２Ｌ、垂直位置調整ボタン（V-POSITION）２１３Ｕ、２
１３Ｄ、位相調整ボタン（PHASE LOCK）２１４、クロッ
ク調整ボタン２１５（CLOCK）、位相・クロック自動調
整ボタン（PHASE/CLOCK (AUTO))２１６、色の濃淡調整
ボリューム（BRIGHTNESS）２１７、リセットボタン（RE
SET）２１８などが順次備えられており、ユーザが適宜
操作できるようになっている。

【００２０】図２は、パソコン本体３０の内部構成を示
すブロック図である。パソコン本体３０は、一般的なデ
スクトップ型パーソナルコンピュータとほぼ同様のハー
ドウェア構成、すなわちＣＰＵ３０ａ、メモリ３０ｂ、
キーボード３０ｃ、ハードディスク（ＨＤ）装置３０
ｄ、映像信号を出力するビデオコントローラ３０ｅなど
を単一の筐体内部に搭載しているが、ＨＤ装置３０ｄ内
に自動調整プログラム（画面調整用の表示データ）が格
納されていることに特徴を有している。この表示データ
は、モニタ全面に亘って黒色（すなわち無表示色）以外
の画面表示を行うためのものである。このような表示を
行う理由については後述する。本実施の形態では、当該
パソコンを作動させるためのＯＳがＨＤ装置３０ｄ内に
格納されており、このＯＳによって表示される所定の画
面がモニタ１０の画面調整に利用される。

【００２１】なお画面調整用の表示データは、ＯＳとは
別に専用データとして用意し、これを収めたＦＤをＬＣ
Ｄモニタの出荷時に添付して、ユーザによって適時パソ
コン本体３０に読み込ませるようにしてもよい。図３
は、ＬＣＤモニタ１０の構成を示すブロック図である。
当該ＬＣＤモニタ１０の構成は信号処理部１１とＬＣＤ
ユニット１２とに大別される。ＬＣＤユニット１２は前
記パネル部２２を備えており、信号処理部１１からの各
種出力信号（デジタルＲＧＢ信号、ＳＣＬＫ信号、デー
タイネーブル（ＤＥ）信号）により画像表示処理を為
す。信号処理部１１はさらに、ＡＤ変換部１３、ＰＬＬ
部１４、遅延線１５、イネーブル信号生成部１６、カウ
ンタ部１７、クロック発生器１８、ＴＳＢ素子２０、有
効表示期間検出部２３等からなる。信号処理部１１の各
構成は、ＣＰＵ１９および前記調整パネル２１と接続さ
れ、ＣＰＵ１９によって制御されるようになっている。

【００２２】ＡＤ変換部１３は、ＰＬＬ部１４より出力
されるＳＣＬＫ信号をもとに、パソコン本体３０より映
像信号ケーブル３１を介して入力されたアナログＲＧＢ
信号を各色成分毎にサンプリングし、ＲＧＢ各成分毎に
６ビットのデジタル信号を生成し、ＬＣＤユニット１２
に出力する。有効表示期間検出部２３は、上記ＡＤ変換
部１３からデジタルＲＧＢ信号が出力されると、これを
取り込んで有効表示期間の検出信号を生成し、後述のＴ
ＳＢ素子２０の制御信号として出力する。当該有効表示
期間検出部２３の内部構成は図４に示すように、計１８
ビット（６ビット×３色）のデジタルＲＧＢ信号の入力
によって作動するピラミッド状に配線された複数のＯＲ
回路からなる。これにより、ＲＧＢのどの色成分のデジ
タル信号が入力されても、その信号を検出して１ビット
の検出信号が出力されるようになっている。本実施の形
態では、この１ビットの検出信号を有効表示期間の検出
信号と称する。

【００２３】なお、有効表示期間検出部２３を正常に作
動させるため、デジタルＲＧＢ信号は黒以外、すなわち
無表示色以外の色の画面表示に供される信号のものとす
る。これは黒を画面表示する場合において、デジタルＲ
ＧＢ信号が全くの０値をとる場合があるためであり、こ
れによって有効表示期間を示す検出信号が実際の表示期
間よりも短く途切れてしまい、正確な有効表示期間が検
出できない可能性があるからである。このため本実施形
態の画面調整に際しては、予めユーザが画面調整用の表
示データを用いて、黒以外で構成される画面を表示する
ように設定しておくことを前提としており、これによっ
て有効表示期間検出部２３がモニタの水平ラインにおけ
る表示期間（有効表示期間）を正しく検出できるように
している。前記ＨＤ装置３０ｄに格納した画面調整用の
表示データが黒以外の画面表示を行うように設定されて
いるのはこのような理由による。

【００２４】ＰＬＬ部１４は、図５の内部構成図に示す
ように一般的なＰＬＬ（位相固定ループ）回路の構成、
すなわち位相比較器１４ａ、ローパスフィルタ（ＬＰ
Ｆ；低域濾波フィルタ）１４ｂ、電圧制御発振器（ＶＣ
Ｏ）１４ｃ、１/Ｎ分周器１４ｄが順次接続された構成
を有している。このような構成によれば、クロック発生
器１８より位相比較器１４ａにクロックパルス（周波数
ｆ）が入力され、ＬＰＦ１４ｂとＶＣＯ１４ｃを経て１
/Ｎ分周器１４ｄに到ると、図６のＳＣＬＫの位相・分
周比の調整に伴う波形の変化図に示すように、周波数ｆ
を一定数Ｎで分周する処理がなされる（（ａ）→
（ｂ））。分周されたクロックパルス（ｂ）は再び位相
比較器１４ａに入力され、元のクロックパルス（ａ）と
比較される。このようにして比較され、所定の分周に処
理されたクロックパルス（ｂ）は、ＬＰＦ１４ｂおよび
ＶＣＯ１４ｃを経たのちにＳＣＬＫとして出力されるよ
うになっている。

【００２５】遅延線１５は、前記ＰＬＬ部１４から出力
されるＳＣＬＫを、ＣＰＵ１９による制御下で一定の位
相だけ遅延する（図６の（ｂ）→（ｃ）））。本実施の
形態によれば、当該遅延線１５で遅延されたＳＣＬＫ
（ｃ）は、再びＰＬＬ部１４に入力され、再度一定数
Ｎ’による分周処理がなされる（（ｃ）→（ｄ））。本
実施の形態では、遅延線１５はＳＣＬＫの位相を半周期
（π）の１６分の１単位で遅延するように設定されてい
る。

【００２６】ＴＳＢ（Three State Buffer）素子２０は
ＰＬＬ部１４からのＳＣＬＫを入力信号、有効表示期間
検出部２３からの検出信号を制御信号とし、当該制御信
号が入力されている間において、ＳＣＬＫを出力する働
きをもつ素子である。当該ＴＳＢ素子２０から出力され
るＳＣＬＫは、カウンタ部１７に入力されるようになっ
ている。

【００２７】カウンタ部１７は１６ビットＵＤカウンタ
からなり、パソコン本体３０からのＨＳＹＮＣ信号をク
リア（リセット）信号として、連続する２つのＨＳＹＮ
Ｃ信号間において入力される有効表示期間のＳＣＬＫを
カウントする構成になっている。図７は、ＴＳＢ素子２
０に入力される有効表示期間の検出信号の波形と、これ
に対応するＳＣＬＫのパルス波形を示している。カウン
タ部１７は有効表示期間におけるＳＣＬＫのカウント数
（ｘ）をカウントし、このｘ値がＣＰＵ１９によって適
時ホールドされるようになっている。

【００２８】ＣＰＵ１９は、ＲＡＭおよびＲＯＭを内蔵
するワンチップマイクロコンピュータでありＰＬＬ部１
４および遅延線１５、カウンタ部１７を主に制御或いは
監視しながら、有効表示期間のＳＣＬＫのカウント数
と、ＬＣＤモニタ１０の水平ドット数（６４０）とを比
較し、この両者の数がずれているか否かを確認する。こ
のときずれていると認めた場合には、ＣＰＵ１９はこの
ずれを修正する方向にＳＣＬＫの周波数および位相を調
整するべく、以下に示す制御フローに基づき信号処理部
１１を制御する。

【００２９】なおイネーブル信号生成部１６は、パソコ
ン本体３０から出力される水平同期（ＨＳＹＮＣ）信号
と垂直同期（ＶＳＹＮＣ）信号を入力信号とし、ＣＰＵ
１９の制御下において垂直/水平表示の調整に供される
ＤＥ信号を生成し、これをＬＣＤユニット１２に出力す
る。次に、以上のように構成された本システムの動作に
ついて、図９に示す本システムの制御フロー（位相・ク
ロック制御処理）に従って説明する。なお画面の表示モ
ードはＶＧＡ（６４０×４８０）に設定された状態とす
る。

【００３０】このフローによれば、ユーザがパソコン本
体３０から画面調整のための表示設定を行い、調整パネ
ル２１の位相・クロック自動調整ボタン２１６を押すこ
とにより、当該調整が実行される。具体的には、ユーザ
がパソコン本体３０のＨＤ装置３０ｄに格納されたＯＳ
を起動させ、モニタ画面が全面に亘って黒以外で構成さ
れる画面に予め設定する。或いはＬＣＤモニタ１０の出
荷時に添付したＦＤから、画面調整用の表示データをパ
ソコンに読み込ませ、これによって表示設定を行う。こ
うすることで信号変換部１１では、ＡＤ変換部１３で変
換されたＲＧＢデジタル信号によって、各水平ラインに
対応する有効表示期間の全体に亘って有効表示期間検出
部２３から検出信号が出力され、これに基づいてＳＣＬ
Ｋがカウント部１７に入力され、カウント動作がなされ
るようになる。この状態でユーザから調整パネル２１の
位相・クロック自動調整ボタン２１６が押されると、Ｃ
ＰＵ１９は位相・クロック制御処理を開始し（Ｓ１）、
最初にこのＳＣＬＫのカウント数ｘを内部のＲＡＭにホ
ールドする（Ｓ２）する。

【００３１】次にＣＰＵ１９は、ＲＡＭにホールドした
前記カウント数ｘを現在のモニタの表示モードの水平ド
ット数と比較して、それが±１の誤差で一致しているか
否かを判断する（Ｓ３）。この結果、両者に±１よりも
大きい差があると判断された場合には、ＣＰＵ１９はそ
れを修正する方向にＰＬＬ回路１４の分周比Ｎを調整し
（Ｓ４）、Ｓ２にリターンして有効表示期間のＳＣＬＫ
の数をカウントする。以降、Ｓ３で差が±１以内に収ま
るまで、Ｓ２→Ｓ３→Ｓ４のフローを循環させる。

【００３２】ＳＣＬＫのカウント数と水平ドット数が±
１以内に収まると、ＣＰＵ１９は処理をＳ３からＳ５に
進め、ここで連続する水平ライン（本実施の形態では３
本のライン）について、有効表示期間のＳＣＬＫのクロ
ック数ｘをカウントする。そしてカウントした各ｘ値が
同値を示しているか否かを判断し（Ｓ６）、示していな
ければ、遅延線１５によりＳＣＬＫの位相をπだけ移動
する（Ｓ７）。その後、ＣＰＵ１９は処理を再びＳ５に
戻して、Ｓ６においてＳＣＬＫのクロック数ｘが一定し
たと判断されるまでＳ５→Ｓ６→Ｓ７のフローを循環さ
せる。

【００３３】ＳＣＬＫのクロック数ｘが一定に収まる
と、ＣＰＵ１９は次にフローをＳ８に進め、ここで水平
ドット数と有効表示期間のＳＣＬＫのクロック数ｘが一
致しているか否かを判断する。このとき一致していなけ
れば、ＣＰＵ１９はフローをＳ９に進め、ＰＬＬ回路１
４によりＳＣＬＫの周波数を調節する。フローはＳ８→
Ｓ９→Ｓ５→Ｓ６で循環し、ＣＰＵ１９は両者が一致す
るまでＳＣＬＫの位相もしくは周波数を適宜調節する。

【００３４】このようにして、ＬＣＤモニタ１０の画面
表示における自動調整が終了する。以上のように本実施
の形態によれば、パソコン本体３０においてユーザがＯ
Ｓを起動し、所定の画面表示を行って位相・クロック自
動調整ボタン２１６を押すだけで、図８に示すように、
有効表示期間におけるＳＣＬＫのクロック数ｘが多い場
合（ａ）や、逆にクロック数ｘが少ない場合（ｂ）にお
いても、ＳＣＬＫがモニタの水平ラインのドット数に自
動調整され、正しい表示（Ｃ）に到ることとなる。これ
により、従来のように大容量のメモリを必要とせず、リ
アルタイムに近い速度で自動調整を行うことが可能とな
る。また数百クロック以上の数のＳＣＬＫについて調整
を行うので、映像信号の波形の立ち上がり部分を主に用
いてＳＣＬＫを調整していた従来に比べ、調整結果が比
較的多くのクロックの波形に均一に反映されることにな
り、安定した調整結果を得ることが可能になる。

【００３５】なお本発明に適用可能なＦＰＤは、当然な
がら実施の形態で用いたＬＣＤモニタに限定せず、ＰＤ
Ｐなどの他の種類のＦＰＤであってもよい。また、ユー
ザが自動調整を選択する手段としては、調整パネルのス
イッチとする以外の方法であってもよい。例えばパソコ
ン本体とＲＣ２３２ケーブルで接続したタッチパネルを
モニタ画面に装着し、モニタ画面に自動調整のための調
整スイッチをソフト的に表示して、タッチパネルからの
入力をパソコン本体とモニタ内のＣＰＵの双方に伝達す
ることにより自動調整を実現させる方法が考えられる。

【００３６】さらに、本発明は主にカラー型のＦＰＤに
使用する場合を対象としているが、画面調整用の表示デ
ータを変更することによって、モノクロ型のＦＰＤの画
面調整に用いてもよい。この場合、有効表示期間におけ
る有効表示期間検出部の出力が完全な０値を取らないよ
うに、黒以外の一定階調で表示される画像を画面全体に
亘って表示させる必要がある。

【００３７】さらに実施の形態中では、ＶＧＡ表示モー
ドにおける水平ドット数に関して調整する例を示した
が、本発明はこれに限定せず、ＳＶＧＡ、ＸＧＡ、ＳＸ
ＧＡなど他の表示モードに適用してもよい。

【００３８】

【発明の効果】以上のことから明らかなように、本発明
は外部の映像信号発生装置から出力される映像信号の有
効表示期間を検出する検出手段と、クロック発生手段
と、クロックを分周してＳＣＬＫを生成する分周手段
と、前記検出手段が検出する有効表示期間においてＳＣ
ＬＫをカウントするカウント手段と、カウント手段がカ
ウントしたＳＣＬＫ数と、画面の水平ドット数とを比較
する比較手段と、比較手段の結果に基づいて、前記分周
手段の分周比を調節して有効表示期間中のＳＣＬＫ数を
画面の水平ドット数に一致させる制御手段とを備えるの
で、従来のように画像データを格納するための大容量の
メモリを必要とせず、比較的簡単な方法により迅速に自
動調整することが可能となる。また、有効表示期間の全
体に亘ってＳＣＬＫを調整するため、調整結果に優れた
安定性を持たせることができるという効果がある。

【図面の簡単な説明】

【図１】本発明にかかる水平表示サイズの自動調整シス
テムの外観を示す図である。図１（ａ）はＬＣＤモニタ
１０の外観を示す図である。図１（ｂ）はＬＣＤモニタ
１０とパソコン本体３０とが接続されている様子を背面
から眺めた様子である。図１（ｃ）はＬＣＤモニタ１０
の背面右下部を拡大した外観図である。

【図２】同システムにおけるパソコン本体３０の構成を
示すブロック図である。

【図３】同システムにおけるＬＣＤモニタ１０の構成を
示すブロック図である。

【図４】有効表示期間検出部の内部構成を示す図であ
る。

【図５】ＰＬＬ部１４の内部構成を示す図である。

【図６】ＰＬＬ部１４および遅延線１５によって調整さ
れるＳＣＬＫの波形を示す図である。図６の（ａ）は調
整前のクロック波形である。図６の（ｂ）は分周比Ｎで
調整したクロック波形である。図６の（ｃ）は遅延線１
５で位相を遅延したクロック波形である。図６の（ｄ）
は（ｃ）の波形を分周比Ｎ’で調整したクロック波形で
ある。

【図７】有効表示期間検出部の検出信号の波形と、これ
に対応するＳＣＬＫの波形を示す図である。

【図８】ＳＣＬＫがずれている場合の画面表示と、これ
を修正した後の画面表示の様子を表す図である。

【図９】位相・クロック調整に関する制御フローを表す
図である。

【符号の説明】

１０ ＬＣＤモニタ １１ 信号変換部 １２ ＬＣＤユニット １３ ＡＤ変換部 １４ ＰＬＬ部 １５ 遅延線 １６ イネーブル信号生成部 １７ カウンタ部 １８ クロック発生器 １９ ＣＰＵ ２０ ＳＴＢ素子 ２１ 調整パネル ２２ パネル部 ２３ 有効表示期間検出部 ２１６ 位相・クロック自動調整ボタン

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C006 AA01 AA22 AF52 AF54 AF72 AF81 BB11 BF15 BF22 BF23 BF26 FA08 FA11 FA16 FA44 FA47 FA51 5C080 AA10 BB05 CC03 DD06 DD08 DD22 DD27 EE29 EE30 FF12 GG08 GG11 KK52

Claims (8)

【特許請求の範囲】
1. 【請求項１】 外部の映像信号発生装置から出力される
   映像信号の有効表示期間を検出する検出手段と、 クロック発生手段と、 クロックを分周してサンプリングクロックを生成する分
   周手段と、 前記検出手段が検出する有効表示期間においてサンプリ
   ングクロックをカウントするカウント手段と、 カウント手段がカウントしたサンプリングクロック数
   と、画面の水平ドット数とを比較する比較手段と、 比較手段の結果に基づいて、前記分周手段の分周比を調
   節して有効表示期間中のサンプリングクロック数を画面
   の水平ドット数に一致させる制御手段とを備えることを
   特徴とするフラットパネルディスプレイ。
2. 【請求項２】 請求項１のフラットパネルディスプレイ
   はさらに、サンプリングクロックの位相を調節する位相
   調節手段を備え、前記制御手段は比較手段の結果に基づ
   いて、当該位相調節手段により映像信号の有効表示期間
   にサンプリングクロックの位相を合わせることを特徴と
   する請求項１記載のフラットパネルディスプレイ。
3. 【請求項３】 前記検出手段は、０値以外の階調からな
   る映像が有効表示期間の全体に亘るときに、その有効表
   示期間を検出することを特徴とする請求項１または２記
   載のフラットパネルディスプレイ。
4. 【請求項４】 外部の映像信号発生装置から出力される
   映像信号の有効表示期間を検出する検出手段と、 クロック発生手段と、 クロックを分周してサンプリングクロックを生成する分
   周手段と、 前記検出手段が検出する有効表示期間においてサンプリ
   ングクロックをカウントするカウント手段と、 カウント手段がカウントしたサンプリングクロック数
   と、画面の水平ドット数とを比較する比較手段と、 比較手段の結果に基づいて、前記分周手段の分周比を調
   節して有効表示期間中のサンプリングクロック数を画面
   の水平ドット数に一致させる制御手段とを備えることを
   特徴とするフラットパネルディスプレイの自動調整装
   置。
5. 【請求項５】 請求項４のフラットパネルディスプレイ
   の自動調整装置はさらに、サンプリングクロックの位相
   を調節する位相調節手段を備え、前記制御手段は比較手
   段の結果に基づいて、当該位相調節手段により映像信号
   の有効表示期間にサンプリングクロックの位相を合わせ
   ることを特徴とする請求項４記載のフラットパネルディ
   スプレイの自動調整装置。
6. 【請求項６】 前記検出手段は、０値以外の階調からな
   る映像が有効表示期間の全体に亘るときに、その有効表
   示期間を検出することを特徴とする請求項４または５記
   載のフラットパネルディスプレイの自動調整装置。
7. 【請求項７】 映像信号発生装置から出力される映像信
   号に対して、クロック発生手段により発生したクロック
   の周波数を分周比調節手段により調整するサンプリング
   クロック調整ステップと、当該調整したサンプリングク
   ロックに基づいて前記映像信号をサンプリングしデジタ
   ル表示する表示ステップとを有するフラットパネルディ
   スプレイの画面の自動調整方法であって、 前記サンプリングクロック調整ステップの前に、映像信
   号の有効表示期間内においてサンプリングクロック数を
   カウントするカウントステップと、 カウントしたサンプリングクロック数と、画面の水平ド
   ット数とを比較する比較ステップとを備え、 前記サンプリングクロック調節ステップで、比較ステッ
   プの結果に基づいて、前記分周比調節手段により有効表
   示期間中のサンプリングクロック数を画面の水平ドット
   数に一致させることを特徴とするフラットパネルディス
   プレイの自動調整方法。
8. 【請求項８】 前記サンプリングクロック調節ステップ
   ではさらに、前記比較ステップの結果に基づいて、位相
   調節手段により映像信号にサンプリングクロックの位相
   を合わせることを特徴とする請求項７記載のフラットパ
   ネルディスプレイの自動調整方法。