JPH09312784A - 垂直同期回路及びタイミングコントローラ - Google Patents

Abstract

(57)【要約】 【課題】不安定な同期入力状態での出力画像の安定化を
図ることができる垂直同期回路及びタイミングコントロ
ーラを提供することを目的とする。 【解決手段】垂直同期回路９には、判定部２５が設けら
れている。判定部２５は、開始及び終了信号ＳＯ，ＳＣ
を入力し、それら開始及び終了信号ＳＯ，ＳＣに基づい
て垂直同期信号VSYNC の引き込み期間を設けるととも
に、垂直同期信号VSYNC と内部垂直同期信号MVSYNCの位
相を比較する。そして、判定部２５は、垂直同期信号VS
YNC と内部垂直同期信号MVSYNCの位相が一致する場合
と、垂直同期信号VSYNC の位相が早い場合に、垂直同期
信号VSYNC に内部垂直同期信号MVSYNCを付加（重畳）
し、その垂直同期信号VSYNC に基づいてカウンタ２１を
クリアするためのクリア信号VCLRを生成するようにし
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は垂直同期回路及びタ
イミングコントローラに関するものである。

【０００２】

【従来の技術】図１０は、従来の垂直同期回路７１の回
路図である。垂直同期回路７１は、カウンタ７２、デコ
ーダ７３、及び、パルス信号生成部７４とから構成され
ている。垂直同期回路７１には、複合ビデオ信号から同
期分離された垂直同期信号VSYNC が入力される。また、
垂直同期回路７１には、水平同期回路によって複合ビデ
オ信号から同期分離された水平同期信号に基づいて生成
されたクロック信号CLKが入力される。

【０００３】カウンタ７２は、垂直同期信号VSYNC に基
づいて生成される後述するクリア信号VCLRに基づいてそ
のカウント値をクリアする。そして、カウンタ７２は、
クロック信号CLK をカウントし、そのカウント値をデコ
ーダ７３に出力する。デコーダ７３は、カウント値に基
づいて、所定期間の時に信号を出力する。例えば、デコ
ーダ７３は、期間が「２０Ｈ」（Ｈは１水平走査期間で
あって、クロック信号CLK の２クロック分）の時と、期
間が「２２Ｈ」の時にそれぞれ信号をパルス信号生成部
７４に出力する。パルス信号生成部７４は、ＪＫフリッ
プフロップやＤフリップフロップ等よりなり、クロック
信号CLK に同期して動作し、デコーダ７３から入力され
る期間「２０Ｈ」「２２Ｈ」の時の信号に基づいて各種
パルス信号を生成し、出力する。

【０００４】即ち、垂直同期回路７１は、垂直同期信号
VSYNC 及びクロック信号CLK に基づいて各種パルス信号
を生成し、ＬＣＤ等の表示器に出力する。その表示器
は、各種パルス信号に基づいて垂直走査を開始すること
によって、画像の表示タイミングを合わせて完全な画像
を表示するようになっている。

【０００５】また、垂直同期回路７１は、図１１に示す
ように、垂直同期信号VSYNC の入力予定位置に引き込み
期間を設けている。その引き込み期間は、デコーダ７３
から出力される信号に基づいて設定される。デコーダ７
３は、クロック信号CLK をカウントするカウンタ７２か
らのカウント値に基づいて、期間が「２２４Ｈ」の時と
「２９６Ｈ」の時にそれぞれ信号をパルス信号生成部７
４に出力する。期間「２２４Ｈ」，「２９６Ｈ」は、垂
直同期信号VSYNC がＮＴＳＣ方式の場合にはほぼ「２６
２．５Ｈ」で繰り返し入力されることから、その垂直同
期信号VSYNC の入力予定位置の前後となるように設定さ
れている。

【０００６】パルス信号生成部７４は、引き込み期間内
に垂直同期信号VSYNC が入力されると、その垂直同期信
号VSYNC １パルスのクリア信号VCLRを生成し出力する。
一方、パルス信号生成部７４は、引き込み期間外に垂直
同期信号VSYNC が入力されると、その垂直同期信号VSYN
C に基づいてはクリア信号VCLRを生成しないようになっ
ている。

【０００７】即ち、垂直同期回路７１は、引き込み期間
に垂直同期信号VSYNC の入力を許容し、その垂直同期信
号に基づいてクリア信号VCLRを生成する。逆に言えば、
垂直同期回路７１は、引き込み期間外には垂直同期信号
VSYNC の入力を許容しない。従って、垂直同期回路７１
は、引き込み期間外に入力されるノイズ等のよってクリ
ア信号VCLRが生成されるのを防止し、耐ノイズ性の向上
を図っている。また、垂直同期回路７１は、引き込み期
間の幅を適宜設定することで、垂直同期信号VSYNC がず
れても、出力画像の垂直同期がかかるようにしている。

【０００８】尚、実際には、カウンタ７２は、クリア信
号VCLRによってそのカウント値をクリアするので、垂直
同期信号VSYNC が正常に入力された場合、カウント値に
基づいてデコーダ７３から期間「２９６Ｈ」のときの信
号は出力されない。

【０００９】

【発明が解決しようとする課題】ところで、電波の伝搬
状態の悪化やゴースト等によってビデオ信号の入力状態
が不安定になると、引き込み期間内にノイズが混入した
り、垂直同期信号VSYNCのレベルが低下して欠落し易く
なる場合がある。混入したノイズはジッタを生じ、出力
画像は垂直方向に変動するので、見づらいものになって
しまう。

【００１０】また、垂直同期信号VSYNC が欠落すると、
図１２に示すように、垂直同期回路７１はクリア信号VC
LRを引き込み期間の終了である期間「２９６Ｈ」のとき
の信号に基づいて生成する。その結果、表示器は、「２
９６Ｈ」の周期で垂直走査を開始し、画像を表示する。
しかしながら、１フィールド分の画像は、ほぼ「２６
２．５Ｈ」の間隔で送られてくるので、画像と垂直走査
の開始とが順次ずれる、所謂同期流れの状態となるた
め、図１３に示すように、表示器８１に表示される出力
画像は、内容を確認することができなくなり、非常にみ
ずらいものになってしまうという問題があった。

【００１１】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、不安定な同期入力状態
での出力画像の安定化を図ることができる垂直同期回路
及びタイミングコントローラを提供することにある。

【００１２】

【課題を解決するための手段】請求項１に記載の発明
は、水平同期信号に基づいて生成されたクロック信号を
カウントし、そのカウント値を出力するとともに、垂直
同期信号に基づいてそのカウント値をクリアするカウン
タを備え、そのカウンタのカウント値に基づいて、出力
画像のタイミングをとるための各種パルス信号を生成す
る垂直同期回路において、１フィールドに相当する期間
の内部垂直同期信号を生成し、前記垂直同期信号と内部
垂直同期信号の位相を比較し、その比較結果に基づい
て、垂直同期信号と内部垂直同期信号の位相が一致する
場合、又は、垂直同期信号の位相が内部垂直同期信号よ
りも早い場合に垂直同期信号に内部垂直同期信号を付加
し、その付加した垂直同期信号に基づいてカウンタをク
リアするようにしたことを要旨とする。

【００１３】請求項２に記載の発明は、請求項１に記載
の垂直同期回路において、前記垂直同期信号の入力予定
位置の前後に引き込み期間を設け、その引き込み期間内
に入力される垂直同期信号と前記内部垂直同期信号の位
相を比較するようにしたことを要旨とする。

【００１４】請求項３に記載の発明は、水平同期信号に
基づいて生成されたクロック信号をカウントし、そのカ
ウント値を出力するとともに、垂直同期信号に基づいて
そのカウント値をクリアするカウンタと、前記カウンタ
のカウント値に基づいて、予め設定された期間に応じて
信号を出力する第１のデコーダと、前記第１のデコーダ
から出力される信号に基づいて、出力画像のタイミング
をとるための各種パルス信号を生成する信号生成部とを
備えた垂直同期回路において、前記カウンタのカウント
値に基づいて、前記垂直同期信号の引き込み期間に対応
してその垂直同期信号の入力予定位置の前後に引き込み
期間開始信号と引き込み期間終了信号を生成する第２の
デコーダと、前記カウンタのカウント値に基づいて、１
フィールドに対応する期間で内部垂直同期信号を生成す
る第３のデコーダと、前記第２，第３のデコーダにより
生成された開始信号及び終了信号に基づいて引き込み期
間を設け、その期間内に入力される垂直同期信号と前記
内部垂直同期信号の位相を比較し、その比較結果に基づ
いて、前記垂直同期信号に内部垂直同期信号を付加して
出力する判定回路とを備え、前記カウンタは、前記判定
回路から出力される垂直同期信号に基づいてそのカウン
ト値をクリアするようにしたことを要旨とする。

【００１５】請求項４に記載の発明は、請求項３に記載
の垂直同期回路において、前記判定回路は、垂直同期信
号と内部垂直同期信号の位相の比較結果に基づいて、垂
直同期信号と内部垂直同期信号の位相が一致する場合、
又は、垂直同期信号の位相が内部垂直同期信号よりも早
い場合に、垂直同期信号に内部垂直同期信号を付加する
ようにしたことを要旨とする。

【００１６】請求項５に記載の発明は、請求項３に記載
の垂直同期回路において、前記判定回路には、前記垂直
同期信号の位相が内部垂直同期信号よりも遅い場合に前
記垂直同期信号が入力される毎にカウントしそのカウン
ト値を出力する第２のカウンタを備え、判定回路は、第
２のカウンタのカウント値が予め設定された値となるま
で垂直同期信号に内部垂直同期信号を付加するようにし
たことを要旨とする。

【００１７】請求項６に記載の発明は、水平同期信号に
基づいて、出力画像のタイミングを取るための制御信号
と、クロック信号とを生成し出力する水平同期回路と、
請求項１〜５のうちのいずれか１項に記載の垂直同期回
路とを備えたことを要旨とする。

【００１８】従って、請求項１に記載の発明によれば、
１フィールドに相当する期間の内部垂直同期信号が生成
され、垂直同期信号と内部垂直同期信号の位相が比較さ
れる。そして、その比較結果に基づいて、垂直同期信号
と内部垂直同期信号の位相が一致する場合、又は、垂直
同期信号の位相が内部垂直同期信号よりも早い場合に垂
直同期信号に内部垂直同期信号が付加され、その付加さ
れた垂直同期信号に基づいてカウンタがクリアされる。

【００１９】請求項２に記載の発明によれば、垂直同期
信号の入力予定位置の前後に引き込み期間が設けられ、
その引き込み期間内に入力される垂直同期信号と内部垂
直同期信号の位相が比較される。

【００２０】請求項３に記載の発明によれば、第２のデ
コーダは、カウンタのカウント値に基づいて、垂直同期
信号の引き込み期間に対応してその垂直同期信号の入力
予定位置の前後に引き込み期間開始信号と引き込み期間
終了信号とを生成する。第３のデコーダは、カウンタの
カウント値に基づいて、１フィールドに対応する期間で
内部垂直同期信号を生成する。判定回路は、第２，第３
のデコーダにより生成された開始信号及び終了信号に基
づいて引き込み期間を設け、その期間内に入力される垂
直同期信号と内部垂直同期信号の位相を比較し、その比
較結果に基づいて、垂直同期信号に内部垂直同期信号を
付加して出力する。そして、その判定回路から出力され
る垂直同期信号に基づいてカウンタのカウント値がクリ
アされる。

【００２１】請求項４に記載の発明によれば、判定回路
は、垂直同期信号と内部垂直同期信号の位相の比較結果
に基づいて、垂直同期信号と内部垂直同期信号の位相が
一致する場合、又は、垂直同期信号の位相が内部垂直同
期信号よりも早い場合に、垂直同期信号に内部垂直同期
信号が付加される。

【００２２】請求項５に記載の発明によれば、判定回路
には、垂直同期信号の位相が内部垂直同期信号よりも遅
い場合に垂直同期信号が入力される毎にカウントしその
カウント値を出力する第２のカウンタが備えられ、その
第２のカウンタのカウント値が予め設定された値となる
まで垂直同期信号に内部垂直同期信号が付加される。

【００２３】請求項６に記載の発明によれば、水平同期
信号に基づいて、出力画像のタイミングを取るための制
御信号と、クロック信号とを生成し出力する水平同期回
路と、請求項１〜５のうちのいずれか１項に記載の垂直
同期回路とが備えられる。

【００２４】

【発明の実施の形態】

（第１の実施の形態）以下、本発明を具体化した第１の
実施の形態を図面に従って説明する。

【００２５】図１は、画像表示装置１のブロック回路図
である。画像表示装置１は、駆動回路部２と液晶表示モ
ジュール３とから構成されている。駆動回路部２は、同
期分離回路４、タイミングコントローラ５、電圧制御発
振回路（ＶＣＯ）６、及び、ビデオ信号処理回路７によ
り構成されている。同期分離回路４には、外部からビデ
オ信号が入力される。同期分離回路４は、ビデオ信号か
ら水平同期信号HSYNC 、垂直同期信号VSYNC を分離し、
分離した水平同期信号HSYNC 及び垂直同期信号VSYNC を
タイミングコントローラ５に出力する。

【００２６】タイミングコントローラ５には、水平同期
回路８と垂直同期回路９とが設けられている。水平同期
回路８には水平同期信号HSYNC が入力される。水平同期
回路８は、水平同期信号HSYNC に基づいて、水平走査の
開始を制御するための制御信号STH 等の各種パルス信号
を生成し、液晶表示モジュール３に出力する。また、水
平同期回路８は、ＶＣＯ６とでＰＬＬ（Phase Locked L
oop ）を構成し、水平同期信号HSYNC に基づいて所定の
周波数のクロック信号CLK を生成し、垂直同期回路９に
出力する。垂直同期回路９は、垂直同期信号VSYNC と、
水平同期回路８から入力されるクロック信号CLK に基づ
いて、垂直走査の開始を制御するための制御信号STV 等
の各種パルス信号を生成し、液晶表示モジュール３に出
力する。

【００２７】ビデオ信号処理回路７は、画像信号を増幅
する。また、ビデオ信号処理回路７には、図では省略し
てあるが極性反転信号FRP が入力される。ビデオ信号処
理回路７は、極性反転信号FRP に同期して動作し、増幅
した画像信号を、液晶表示モジュール３の駆動に必要な
波形に変換し、画像信号Vdとして液晶表示モジュール３
に出力する。

【００２８】液晶表示モジュール３は、液晶パネル１
０、水平駆動回路１１、及び、垂直駆動回路１２により
構成されている。水平駆動回路１１には、水平同期回路
８によって生成された制御信号STH 等の各種パルス信号
が入力されるとともに、ビデオ信号処理回路７によって
処理された画像信号が入力される。垂直駆動回路１２に
は、垂直同期回路９によって生成された制御信号STV 等
の各種パルス信号が入力される。水平駆動回路１１，垂
直駆動回路１２は、制御信号STH ，STV 等の各種パルス
信号に基づいて水平走査，垂直走査をそれぞれ開始し、
その水平走査，垂直走査によって画像信号が完全な出力
画像として液晶パネル１０に表示される。

【００２９】図２に示すように、垂直同期回路９には、
カウンタ２１，デコーダ２２、及び、パルス信号生成部
２３が設けられている。カウンタ２１にはクロック信号
CLKが入力される。カウンタ２１は、クロック信号CLK
をカウントし、そのカウント値をデコーダ２２に出力す
る。デコーダ２２は第１〜第３のデコーダを構成し、カ
ウンタ２１から入力されるカウント値に基づいて、その
カウント値が予め設定された値と一致する時に信号を信
号生成部としてのパルス信号生成部２３に出力する。

【００３０】パルス信号生成部２３は、デコーダ２２か
ら入力される信号に基づいて、例えば１パルスの制御信
号STV 等の各種パルス信号を生成し、液晶表示モジュー
ル３に出力する。即ち、デコーダ２２には、各種パルス
信号を生成する期間が予め設定され、その期間に応じた
信号をパルス信号生成部２３に出力するようになってい
る。

【００３１】液晶表示モジュール３は、制御信号STV 等
の各種パルス信号が入力されると、それらの制御信号ST
V 等の各種パルス信号に基づいて走査を開始して画像を
表示するようになっている。

【００３２】尚、本実施の形態では、パルス信号生成部
２３は、カウンタ２１のカウント値に基づいて、期間
「２０Ｈ」（１Ｈ＝１水平走査期間であって、クロック
信号CLK の２クロック分）に対応する時と、期間「２２
Ｈ」に対応した時に制御信号STV を生成し、出力するよ
うになっている。この制御信号STV を生成するタイミン
グである期間「２０Ｈ」，「２２Ｈ」は、ＮＴＳＣ方式
の複合ビデオ信号に基づいて垂直走査を開始するための
タイミングの対応している。

【００３３】また、デコーダ２２は、図３に示すよう
に、カウンタ２１からのカウント値に基づいて、垂直同
期信号VSYNC の入力予定位置の前に引き込み期間開始信
号（以下、単に開始信号という）ＳＯを生成し出力す
る。また、デコーダ２２は、カウンタ２１のカウント値
に基づいて、垂直同期信号VSYNC の入力予定位置の後に
引き込み期間終了信号（以下、単に終了信号という）Ｓ
Ｃを生成し出力するようになっている。

【００３４】例えば、デコーダ２２は、カウンタ２１の
カウント値が「４４７」の時に開始信号ＳＯを、カウン
ト値が「６８」の時に終了信号ＳＣを生成する。カウン
タ２１は、後述するクリア信号VCLRが入力されるとカウ
ント値をクリアする。そのクリア信号VCLRは、垂直同期
信号VSYNC 又は後述する内部垂直同期信号MVSYNCに基づ
いて生成される。即ち、カウンタ２１は、垂直同期信号
VSYNC 又は内部垂直同期信号MVSYNCが入力される毎にそ
のカウント値をクリアする。従って、デコーダ２２は、
カウンタ２１のカウント値に基づいて引き込み期間の終
了位置に対応した終了信号ＳＣを出力した後、次の引き
込み期間の開始位置に対応した開始信号ＳＯを出力する
ようになっている。

【００３５】図２に示すように、デコーダ２２は、カウ
ンタ２１からのカウント値に基づいて、内部垂直同期信
号MVSYNCを生成し、出力するようになっている。その内
部垂直同期信号MVSYNCは、図３に示すように、通常規定
されている垂直同期信号VSYNC の入力予定位置であっ
て、ＮＴＳＣ方式の１垂直走査期間（＝１Ｖ）、１フィ
ールドの周期に対応している。デコーダ２２は、垂直同
期信号VSYNC が、ほぼ期間「２６２．５Ｈ」で入力され
ることから、カウンタ２１のカウント値に基づいて、
「２６２．５Ｈ」に対応した値の時、即ち、垂直同期信
号VSYNC に相当した内部垂直同期信号MVSYNCを生成し、
出力するようになっている。

【００３６】また、垂直同期回路９には、波形整形フィ
ルタ２４及び判定部２５が設けられている。波形整形フ
ィルタ２４には、垂直同期信号VSYNC 及びクロック信号
CLKが入力される。波形整形フィルタ２４は、クロック
信号CLK に基づいて、入力される垂直同期信号VSYNC を
クロック信号CLK の１周期分（＝１Ｈ）に波形整形した
パルス信号を生成し、そのパルス信号を判定部２５に出
力するようになっている。尚、波形整形フィルタ２４に
より生成されたパルス信号は、垂直同期信号VSYNC がク
ロック信号CLK に同期しているのみであるので、後の説
明の便宜上、生成されたパルス信号も垂直同期信号VSYN
C ということとする。

【００３７】判定部２５には、波形整形フィルタ２４に
より波形整形された垂直同期信号VSYNC が入力される。
また、判定部２５には、デコーダ２２から出力される開
始及び終了信号ＳＯ，ＳＣ及び内部垂直同期信号MVSYNC
が入力される。判定部２５は、垂直同期信号VSYNC と内
部垂直同期信号MVSYNCの位相を比較するために設けられ
ている。

【００３８】即ち、判定部２５は、開始及び終了信号Ｓ
Ｏ，ＳＣに基づいて垂直同期信号VSYNC の引き込み範囲
を設け、この引き込み期間に入力された垂直同期信号VS
YNCと、内部垂直同期信号MVSYNCの位相を比較する。そ
して、判定部２５は、位相の比較結果に基づいて、次フ
ィールドで垂直同期信号VSYNC に対して内部垂直同期信
号MVSYNCを付加してクリア信号VCLRを生成し、カウンタ
２１に出力する。

【００３９】カウンタ２１は、クリア信号VCLRに基づい
て、そのカウント値をクリアする。クリア信号VCLRは、
垂直同期信号VSYNC に内部垂直同期信号MVSYNCが付加さ
れて生成されている。そのため、垂直同期信号VSYNC が
欠けるような場合でも、常時内部垂直同期信号MVSYNCが
補われているので、カウンタ２１を安定してクリアする
ことができ、同期乱れを抑えることができる。

【００４０】判定部２５は、位相比較回路２６、アンド
回路２７、及び、オア回路２８とから構成されている。
位相比較回路２６には、垂直同期信号VSYNC 、内部垂直
同期信号MVSYNC、及び開始及び終了信号ＳＯ，ＳＣが入
力される。位相比較回路２６は、開始及び終了信号Ｓ
Ｏ，ＳＣに基づいて垂直同期信号VSYNC の引き込み期間
を設け、その期間内に入力した垂直同期信号VSYNC と、
内部垂直同期信号MVSYNCの位相を比較する。そして、位
相比較回路２６は、その位相の比較結果に応じた信号を
出力する。

【００４１】位相比較回路２６から出力される信号はア
ンド回路２７の一方の入力端子に入力され、アンド回路
２７の他方の入力端子には内部垂直同期信号MVSYNCが入
力される。アンド回路２７から出力される信号はオア回
路２８の一方の入力端子に入力され、オア回路２８の他
方の入力端子には垂直同期信号VSYNC が入力される。そ
して、オア回路２８から位相の比較結果に応じてクリア
信号VCLRが出力されるようになっている。

【００４２】即ち、判定部２５は、位相比較回路２６か
ら出力される比較結果に基づいて、垂直同期信号VSYNC
に対して内部垂直同期信号MVSYNCをオア回路２８にて論
理和演算して付加する。そして、判定部２５は、その付
加した信号をクリア信号VCLRとしてカウンタ２１に出力
するようになっている。

【００４３】図４に示すように、位相比較回路２６は、
インバータ回路３１，３２、アンド回路３３、ＪＫフリ
ップフロップ（以下、ＪＫＦＦという）３４、及び、Ｄ
フリップフロップ（以下、ＤＦＦという）３５とから構
成されている。アンド回路３３の一方の入力端子には垂
直同期信号VSYNC がインバータ回路３１により反転され
て入力され、他方の入力端子には内部垂直同期信号MVSY
NCが直接入力される。従って、アンド回路３３は、垂直
同期信号VSYNC と内部垂直同期信号MVSYNCの位相が一致
する場合にＬレベルの信号を出力し、位相が一致しない
場合には垂直同期信号VSYNC と内部垂直同期信号MVSYNC
との論理積演算結果、即ち、内部垂直同期信号MVSYNCと
一致するパルス信号を出力する。

【００４４】尚、垂直同期信号VSYNC の位相が早い、即
ち、内部垂直同期信号MVSYNCよりも垂直同期信号VSYNC
が早く入力される場合、その内部垂直同期信号MVSYNC
は、実際には生成されない。何故ならば、内部垂直同期
信号MVSYNCを生成するためには、カウンタ２１のカウン
ト値が「２６２．５Ｈ」に対応する値までカウントされ
なければならない。しかしながら、垂直同期信号VSYNC
の位相が早いため、カウンタ２１は、「２６２．５Ｈ」
に対応する値までカウントする前にそのカウント値がク
リアされる。従って、垂直同期信号VSYNC の位相が早い
場合、内部垂直同期信号MVSYNCは生成されないので、ア
ンド回路３３は、Ｌレベルの信号を出力するようになっ
ている。

【００４５】アンド回路３３の出力端子は、ＪＫＦＦ３
４の入力端子Ｋに接続されている。ＪＫＦＦ３４の入力
端子Ｊには開始信号ＳＯが入力され、クロック入力端子
Ｔにはクロック信号CLK がインバータ回路３２により反
転されて入力される。そして、ＪＫＦＦ３４は、その出
力端子Ｑから信号Ｓ１を出力する。

【００４６】ＪＫＦＦ３４は、クロック信号CLK に同期
して動作し、その入力端子Ｊにパルス信号が入力される
と出力端子ＱからＨレベルの信号Ｓ１を出力し、入力端
子Ｋにパルス信号が入力されると出力端子ＱからＬレベ
ルの信号Ｓ１を出力する。ＪＫＦＦ３４の入力端子Ｋに
入力される信号、即ち、アンド回路３３から出力される
信号は、垂直同期信号VSYNC と内部垂直同期信号MVSYNC
の位相が一致する場合と、垂直同期信号VSYNC の位相が
早い場合にＬレベルとなっている。従って、ＪＫＦＦ３
４から出力される信号Ｓ１は、開始信号ＳＯが入力され
た後、Ｈレベルに保持される。

【００４７】一方、垂直同期信号VSYNC の位相が遅い場
合、アンド回路３３からは、内部垂直同期信号MVSYNCと
一致するパルス信号が出力される。従って、ＪＫＦＦ３
４は、開始信号ＳＯから内部垂直同期信号MVSYNCまでの
間Ｈレベルのパルス信号が信号Ｓ１として出力される。

【００４８】信号Ｓ１はＤＦＦ３５の入力端子Ｄに入力
され、そのＤＦＦ３５のクロック入力端子Ｔには終了信
号ＳＣが入力される。そして、ＤＦＦ３５は、その出力
端子Ｑから位相比較結果として信号Ｓ２をアンド回路２
７に出力する。

【００４９】アンド回路２７は、入力される信号Ｓ２に
基づいて、その信号Ｓ２がＨレベルの時に内部垂直同期
信号MVSYNCをオア回路２８に出力し、信号Ｓ２がＬレベ
ルの時にＬレベルの信号を出力する。オア回路２８は、
アンド回路２７から出力される信号を垂直同期信号VSYN
C に付加し、その付加した信号をクリア信号VCLRとして
出力する。

【００５０】従って、位相比較回路２６から出力される
信号Ｓ２がＨレベル、即ち、垂直同期信号VSYNC と内部
垂直同期信号MVSYNCが一致しているか、垂直同期信号VS
YNCが内部垂直同期信号MVSYNCよりも早い場合、判定部
２５は、垂直同期信号VSYNCに内部垂直同期信号MVSYNC
を付加（重畳）してクリア信号VCLRとして出力する。一
方、位相比較回路２６から出力される信号Ｓ２がＬレベ
ル、即ち、垂直同期信号VSYNC が内部垂直同期信号MVSY
NCよりも遅い場合、判定部２５は垂直同期信号VSYNC に
内部垂直同期信号MVSYNCを付加せずに、垂直同期信号VS
YNC をクリア信号VCLRとして出力するようになってい
る。

【００５１】先ず、垂直同期信号VSYNC と内部垂直同期
信号MVSYNCの位相が一致している場合を、図５に従って
説明する。準備期間において、引き込み期間となる、即
ち、開始及び終了信号ＳＯ，ＳＣが入力されると、位相
比較回路２６のＪＫＦＦ３４は開始信号ＳＯに基づいて
Ｈレベルの信号Ｓ１を出力し、ＤＦＦ３５は終了信号Ｓ
Ｃに基づいてＨレベルの信号Ｓ２を出力する。

【００５２】そして、判定部２５は、垂直同期信号VSYN
C に基づいてクリア信号VCLRを生成してカウンタ２１に
出力し、カウンタ２１はそのクリア信号VCLRに基づいて
カウント値をクリアする。その結果、デコーダ２２から
は、次フィールドにおいてカウンタ２１のカウント値に
基づいて内部垂直同期信号MVSYNCが生成され出力され
る。この内部垂直同期信号MVSYNCは、先の垂直同期信号
VSYNC から期間「２６２．５Ｈ」（＝１Ｖ）の後に出力
される。

【００５３】準備期間を終了した後、垂直同期信号VSYN
C が通常の間隔（＝２６２．５Ｈ）で入力されると、そ
の垂直同期信号VSYNC と、前のフィールドに入力された
垂直同期信号VSYNC に基づいて生成された内部垂直同期
信号MVSYNCの位相が一致する。この時、位相比較回路２
６は、Ｈレベルの信号Ｓ２を出力するので、アンド回路
２７から内部垂直同期信号MVSYNCが出力され、オア回路
２８において垂直同期信号VSYNC に内部垂直同期信号MV
SYNCが付加されてクリア信号VCLRとして出力される。そ
のクリア信号VCLRによって、カウンタ２１は、カウント
値をクリアして次のフィールドのためのカウントを開始
する。

【００５４】ところで、電波の伝搬状態が悪化してビデ
オ信号の入力状態が不安定になると、垂直同期信号VSYN
C のレベルが低下して欠落する。この時、位相比較回路
２６は、前のフィールドにおいて垂直同期信号VSYNC と
内部垂直同期信号MVSYNCの位相が一致しているので、Ｈ
レベルの信号Ｓ２を出力する。すると、アンド回路２７
は、内部垂直同期信号MVSYNCをオア回路２８に出力す
る。その結果、判定部２５は、欠落した垂直同期信号VS
YNC に内部垂直同期信号MVSYNCを重畳してクリア信号VC
LRとして出力する。そのため、カウンタ２１はクリア信
号VCLRによりそのカウント値をクリアし、垂直同期回路
９は制御信号STV 等の各種パルス信号を出力する。

【００５５】これら各種パルス信号は、垂直同期信号VS
YNC に位相が一致した内部垂直同期信号MVSYNCの基づい
て生成されるため、その期間は「２６２．５Ｈ」とな
る。従って、制御信号STV 等の各種パルス信号が安定し
て出力されるので、画像表示装置１は、同期乱れを起こ
すことなく、安定した画像を表示することができる。

【００５６】そして、次フィールドで垂直同期信号VSYN
C が入力されると、判定部２５は、垂直同期信号VSYNC
をクリア信号VCLRとして出力し、位相比較回路２６は、
次フィールドに内部垂直同期信号MVSYNCを垂直同期信号
VSYNC に付加するべくＨレベルの信号Ｓ２を出力する。
カウンタ２１は、判定部２５から出力されるクリア信号
VCLRに基づいてそのカウント値をクリアし、次フィール
ドに対するカウントを開始する。

【００５７】次に、垂直同期信号VSYNC の位相が早い、
即ち、垂直同期信号VSYNC が内部垂直同期信号MVSYNCよ
りも早く入力される場合を、図６に従って説明する。準
備期間においては、位相が一致する場合と同様に、開始
信号ＳＯに基づいてＨレベルの信号Ｓ１が、終了信号Ｓ
Ｃに基づいてＨレベルの信号Ｓ２が出力される。

【００５８】そして、判定部２５は、垂直同期信号VSYN
C に基づいてクリア信号VCLRを生成してカウンタ２１に
出力し、カウンタ２１はそのクリア信号VCLRに基づいて
カウント値をクリアする。その結果、デコーダ２２から
は、次フィールドにおいてカウンタ２１のカウント値に
基づいて内部垂直同期信号MVSYNCが生成され出力され
る。この内部垂直同期信号MVSYNCは、先の垂直同期信号
VSYNC から期間「２６２．５Ｈ」（＝１Ｖ）の後に出力
される。

【００５９】準備期間を終了した後、垂直同期信号VSYN
C が通常の間隔（＝２６２．５Ｈ）よりも早く入力され
ると、判定部２５は、その垂直同期信号VSYNC に、前の
フィールドに入力された垂直同期信号VSYNC に基づいて
生成された内部垂直同期信号MVSYNCのが付加されてクリ
ア信号VCLRとして出力される。そのクリア信号VCLRによ
って、カウンタ２１は、カウント値をクリアして次のフ
ィールドのためのカウントを開始する。

【００６０】尚、実際には、垂直同期信号VSYNC は、内
部垂直同期信号MVSYNCが生成される期間「２６２．５
Ｈ」よりも早く入力される。そのため、クリア信号VCLR
は垂直同期信号VSYNC に基づいて生成されるので、その
期間は、通常の期間「２６２．５Ｈ」よりも早くなる。
従って、カウンタ２１のカウント値は、内部垂直同期信
号MVSYNCが生成されるよりも早くクリアされるので、実
際には内部垂直同期信号MVSYNCは生成されずに、その準
備（信号Ｓ２がＨレベルであって、内部垂直同期信号MV
SYNCが生成された場合にアンド回路２７から出力可能と
なる）のみされることになる。

【００６１】ところで、電波の伝搬状態が悪化してビデ
オ信号の入力状態が不安定になると、垂直同期信号VSYN
C のレベルが低下して欠落する。すると、垂直同期信号
VSYNC に基づいてクリア信号VCLRは生成されないので、
カウンタ２１は、期間「２６２．５Ｈ」までカウント
し、そのカウント値に基づいて内部垂直同期信号MVSYNC
が生成される。

【００６２】この時、位相比較回路２６は、前のフィー
ルドにおいて垂直同期信号VSYNC の位相が早いので、Ｈ
レベルの信号Ｓ２を出力する。すると、アンド回路２７
は、生成された内部垂直同期信号MVSYNCをオア回路２８
に出力する。その結果、判定部２５は、欠落した垂直同
期信号VSYNC に内部垂直同期信号MVSYNCを重畳してクリ
ア信号VCLRとして出力する。そのため、カウンタ２１は
クリア信号VCLRによりそのカウント値をクリアし、垂直
同期回路９は制御信号STV 等の各種パルス信号を出力す
る。

【００６３】これら各種パルス信号は、内部垂直同期信
号MVSYNCの基づいて生成されるため、その期間は「２６
２．５Ｈ」となる。しかしながら、垂直同期信号VSYNC
、即ち、復号ビデオ信号は、期間「２６２．５Ｈ」よ
りも短い間隔でその映像信号が入力される。従って、制
御信号STV 等の各種パルス信号は、映像信号よりも遅れ
て出力されることになる。

【００６４】しかし、判定部２５により生成される引き
込み期間は、１フィールドの期間（ほぼ「２６２．５
Ｈ」）に比べて短く、その期間内に内部垂直同期信号MV
SYNCが生成されるため、垂直同期信号VSYNC の期間と内
部垂直同期信号MVSYNCが生成される期間の差は極めて少
ない。その結果、内部垂直同期信号MVSYNCによりカウン
タ２１がクリアされても、出力映像のずれは目立たな
い。従って、画像表示装置１は、同期乱れを低減して画
像を表示することができる。

【００６５】そして、次フィールドで垂直同期信号VSYN
C が入力されると、判定部２５は、垂直同期信号VSYNC
をクリア信号VCLRとして出力し、位相比較回路２６は、
次フィールドに内部垂直同期信号MVSYNCを垂直同期信号
VSYNC に付加するべくＨレベルの信号Ｓ２を出力する。
カウンタ２１は、判定部２５から出力されるクリア信号
VCLRに基づいてそのカウント値をクリアし、次フィール
ドに対するカウントを開始する。

【００６６】次に、垂直同期信号VSYNC の位相が遅い、
即ち、垂直同期信号VSYNC が内部垂直同期信号MVSYNCよ
りも遅く入力される場合を、図７に従って説明する。準
備期間においては、位相が一致する場合と同様に、開始
信号ＳＯに基づいてＨレベルの信号Ｓ１が、終了信号Ｓ
Ｃに基づいてＨレベルの信号Ｓ２が出力される。

【００６７】そして、判定部２５は、垂直同期信号VSYN
C に基づいてクリア信号VCLRを生成してカウンタ２１に
出力し、カウンタ２１はそのクリア信号VCLRに基づいて
カウント値をクリアする。その結果、デコーダ２２から
は、次フィールドにおいてカウンタ２１のカウント値に
基づいて内部垂直同期信号MVSYNCが生成され出力され
る。この内部垂直同期信号MVSYNCは、先の垂直同期信号
VSYNC から期間「２６２．５Ｈ」（＝１Ｖ）の後に出力
される。

【００６８】準備期間を終了した後、垂直同期信号VSYN
C が通常の間隔（＝２６２．５Ｈ）よりも遅く入力され
ると、判定部２５には、先に期間「２６２．５Ｈ」で生
成された内部垂直同期信号MVSYNCが入力される。即ち、
判定部２５には、内部垂直同期信号MVSYNCが入力された
後に、垂直同期信号VSYNC が入力される。この時、判定
部２５は、内部垂直同期信号MVSYNCと垂直同期信号VSYN
C とに基づいてそれぞれクリア信号VCLRが生成される。
また、判定部２５のＪＫＦＦ３４には、その入力端子Ｋ
に内部垂直同期信号MVSYNCに基づいたパルス信号が入力
されるので、ＪＫＦＦ３４は、Ｌレベルの信号Ｓ１を出
力する。すると、ＤＦＦ３５は、その入力端子ＤにＬレ
ベルの信号Ｓ１が入力されるので、終了信号ＳＣが入力
されると、Ｌレベルの信号Ｓ２を出力する。その結果、
アンド回路２７からは、Ｌレベルの信号が出力されるの
で、垂直同期信号VSYNC に内部垂直同期信号MVSYNCは次
フィールドで付加されない。即ち、判定部２５からは、
垂直同期信号VSYNC のみに基づいて生成されたクリア信
号VCLRが出力される。そのクリア信号VCLRによって、カ
ウンタ２１は、カウント値をクリアして次のフィールド
のためのカウントを開始する。

【００６９】ところで、電波の伝搬状態が悪化してビデ
オ信号の入力状態が不安定になると、垂直同期信号VSYN
C のレベルが低下して欠落する。すると、垂直同期信号
VSYNC に基づいてクリア信号VCLRは生成されない。ま
た、この時、内部垂直同期信号MVSYNCは垂直同期信号VS
YNC に付加されていない。この場合、図では省略してあ
るが、実際には、引き込み期間の終了、例えば終了信号
ＳＣ、に基づいてクリア信号VCLRが生成され、カウンタ
２１はそのクリア信号VCLRに基づいてカウント値をクリ
アする。

【００７０】引き込み期間の終了と通常の期間よりも遅
れて入力される垂直同期信号VSYNCとの期間の差は少な
い。従って、引き込み期間の終了でカウンタ２１のカウ
ント値をクリアする場合、通常の期間「２６２．５Ｈ」
よりも遅れて入力される垂直同期信号VSYNC に基づいて
カウンタ２１をクリアする場合との期間の差は少ない。
従って、引き込み期間の終了によりカウンタ２１をクリ
アしても、出力映像のずれは目立たない。従って、画像
表示装置１は、同期乱れを低減して画像を表示すること
ができる。

【００７１】そして、再び垂直同期信号VSYNC が入力さ
れると、判定部２５は、垂直同期信号VSYNC をクリア信
号VCLRとして出力し、位相比較回路２６は、次フィール
ドに内部垂直同期信号MVSYNCを垂直同期信号VSYNC に付
加するべくＨレベルの信号Ｓ２を出力する。カウンタ２
１は、判定部２５から出力されるクリア信号VCLRに基づ
いてそのカウント値をクリアし、次フィールドに対する
カウントを開始する。

【００７２】図５及び図６とその説明から分かるよう
に、垂直同期信号VSYNC と内部垂直同期信号MVSYNCの位
相が一致する場合と、垂直同期信号VSYNC の位相が内部
垂直同期信号MVSYNCよりも早い場合は、垂直同期信号VS
YNC が欠落すると、位相比較回路２６はＬレベルの信号
Ｓ２を出力する。そのため、電波の伝搬状態が悪化して
垂直同期信号VSYNC が連続して欠落した場合、その１個
目の欠落に対しては、内部垂直同期信号MVSYNCが付加さ
れてクリア信号VCLRが生成されて同期乱れが抑えられ
る。

【００７３】従って、本発明の判定部２５から出力され
る垂直同期信号VSYNC に内部垂直同期信号MVSYNCが付加
された信号を、内部垂直同期信号MVSYNCに切り換える切
り換え回路を備えることで、更に高い効果が得られる。
この切り換え回路は、数フィールドにわたって、垂直同
期信号VSYNC の入力状態を調べる状態判定部と、この状
態判定部の指示に従って垂直同期信号VSYNC と内部垂直
同期信号MVSYNCのいずれかを選択してクリア信号VCLRを
生成し出力する選択部とからなる回路である。即ち、切
り換え回路において状態判定部によって選択される垂直
同期信号VSYNC入力を、本発明の判定部２５から出力さ
れる垂直同期信号VSYNC あるいは内部垂直同期信号MVSY
NCを付加した垂直同期信号VSYNC とする。この構成によ
り、切り換え回路において状態判定部が垂直同期信号VS
YNC の入力状態を調べて安定して垂直同期信号VSYNC が
入力されるまでの間、内部垂直同期信号MVSYNCによりク
リア信号VCLRを生成することで、画像の同期乱れを低減
することができる。

【００７４】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）垂直同期回路９のデコーダ２２は、クロック信号
CLK をカウントするカウンタ２１のカウント値に基づい
て、垂直同期信号VSYNC の引き込み期間に対応する開始
及び終了信号ＳＯ，ＳＣを生成し出力する。また、デコ
ーダ２２はカウンタ２１のカウント値に基づいて、１フ
ィールドの周期に対応した期間「２６２．５Ｈ」の間隔
で内部垂直同期信号MVSYNCを生成し出力する。また、垂
直同期回路９には、判定部２５が設けられている。判定
部２５は、開始及び終了信号ＳＯ，ＳＣを入力し、それ
ら開始及び終了信号ＳＯ，ＳＣに基づいて垂直同期信号
VSYNC の引き込み期間を設けるとともに、垂直同期信号
VSYNC と内部垂直同期信号MVSYNCの位相を比較する。そ
して、判定部２５は、垂直同期信号VSYNC と内部垂直同
期信号MVSYNCの位相が一致する場合と、垂直同期信号VS
YNC の位相が早い場合に、垂直同期信号VSYNC に内部垂
直同期信号MVSYNCを付加（重畳）し、その垂直同期信号
VSYNC に基づいてカウンタ２１をクリアするためのクリ
ア信号VCLRを生成するようにした。

【００７５】その結果、電波の伝搬状態の悪化等により
垂直同期信号VSYNC が欠落した場合に、クリア信号VCLR
は垂直同期信号VSYNC に重畳された内部垂直同期信号MV
SYNCに基づいて生成される。従って、カウンタ２１はそ
のカウント値を１フィールドに対応した期間毎に確実に
クリアすることができるので、液晶表示モジュール３に
必要な制御信号STV 等の各種パルス信号を画像信号にほ
ぼ合わせて生成することができる。そのため、出力画像
の同期乱れを抑えて安定した出力画像を得ることができ
る。

【００７６】（第２の実施の形態）次に、本発明を具体
化した第２の実施の形態を図８及び図９に従って説明す
る。尚、第１の実施の形態と同じ部材については同じ符
号を付し、それらの詳細な説明を省略する。

【００７７】図８に示すように、垂直同期回路に設けら
れた判定部２５は、位相比較回路４１、アンド回路２
７、及び、オア回路２８とから構成されている。位相比
較回路４１は、第１の実施の形態の位相比較回路２６を
構成するＤＦＦ３５に代えて、ナンド回路４２、カウン
タ４３、及び、ナンド回路４４が設けられている。

【００７８】ナンド回路４２の一方の入力端子にはＪＫ
ＦＦ３４から出力される信号Ｓ１が入力され、他方の入
力端子には終了信号ＳＣが入力される。信号Ｓ１は、垂
直同期信号VSYNC と内部垂直同期信号MVSYNCの位相が一
致する場合と、垂直同期信号VSYNC の位相が早い場合に
Ｈレベルに保持されている。従って、信号Ｓ３は、終了
信号ＳＣが入力される毎にＬレベルとなるパルス信号と
なる。

【００７９】一方、垂直同期信号VSYNC の位相が遅い場
合、信号Ｓ１は、開始信号ＳＯから内部垂直同期信号MV
SYNCまで間Ｈレベルのパルス信号となり、ナンド回路４
２の一方の入力端子に入力される。ナンド回路４２の他
方の入力端子には終了信号ＳＣが入力され、その終了信
号ＳＣは、内部垂直同期信号MVSYNCの後に入力される。
その結果、ナンド回路４２から出力される信号はＨレベ
ルの保持される。

【００８０】ナンド回路４２から出力される信号Ｓ３
は、カウンタ４３のリセット入力端子ＲＳＴに入力され
る。カウンタ４３のカウント入力端子ＵＰには垂直同期
信号VSYNC が入力され、出力端子Ｏ１〜Ｏ３からカウン
ト値の各ビットに対応した信号をそれぞれ出力する。ナ
ンド回路４４は３入力素子であって、それらの入力端子
はカウンタ４３の出力端子Ｏ１〜Ｏ３にそれぞれ接続さ
れカウント値の各ビットに対応した信号がそれぞれ入力
される。ナンド回路４４は、カウンタ４３のカウント値
の各ビットを否定論理積演算した結果を信号Ｓ４として
出力するようになっている。

【００８１】カウンタ４３は３ビットのアップカウンタ
であって、リセット入力端子ＲＳＴにＬレベルの信号が
入力されている時にカウント値をクリアし、リセット入
力端子ＲＳＴにＨレベルの信号が入力されている間カウ
ント動作してカウント入力端子ＵＰに入力される信号を
カウントする。従って、カウンタ４３は、信号Ｓ３がＨ
レベルの場合に、垂直同期信号VSYNC が入力される毎に
そのカウント値をカウントアップし、そのカウント値の
３ビットを出力端子Ｏ１〜Ｏ３からそれぞれ出力する。
また、カウンタ４３は、信号Ｓ３がＬレベルになると、
そのカウント値をクリアする。

【００８２】従って、図９に示すように、カウンタ４３
のカウント値は、垂直同期信号VSYNC と内部垂直同期信
号MVSYNCの位相が一致する場合と、垂直同期信号VSYNC
の位相が早い場合に、垂直同期信号VSYNC が入力される
とカウントアップして「１」となり、終了信号ＳＣが入
力されるとクリアされて「０」となる。即ち、カウンタ
４３のカウント値は、位相が一致する場合と、位相が早
い場合に「０」と「１」を交互に繰り返すようになる。

【００８３】ナンド回路４４は、カウンタ４３の出力端
子Ｏ１〜Ｏ３から出力される信号に基づいて、カウンタ
４３のカウント値の各ビットが全て「１」（カウント値
＝「７」）の場合にＬレベルの信号Ｓ４を出力し、それ
以外の場合にＨレベルの信号Ｓ４を出力する。従って、
垂直同期信号VSYNC の位相が一致する場合と、位相が早
い場合には、カウント値は「０」又は「１」であるの
で、ナンド回路４４からは、Ｈレベルの信号Ｓ４が出力
される。

【００８４】その結果、信号Ｓ４がＨレベルの場合、ア
ンド回路２７は内部垂直同期信号MVSYNCをオア回路２８
に出力するので、垂直同期信号VSYNC に内部垂直同期信
号MVSYNCが付加（重畳）される。そのため、判定部２５
は、内部垂直同期信号MVSYNCが付加された垂直同期信号
VSYNC をクリア信号VCLRとして出力する。

【００８５】そのクリア信号VCLRによってカウンタ２１
（図２参照）のカウント値がクリアされるので、第１の
実施の形態と同様に、安定して制御信号STV 等の各種パ
ルス信号が生成され、同期乱れを抑えて安定した出力画
像を得ることができる。

【００８６】一方、垂直同期信号VSYNC の位相が遅い場
合、ナンド回路４２から出力される信号Ｓ３はＨレベル
に保持されるので、カウンタ４３は、垂直同期信号VSYN
C が入力される毎にカウントアップする。そして、カウ
ンタ４３のカウント値が「７」になると、各出力端子Ｏ
１〜Ｏ３から出力される各ビットは全て「１」となるの
で、ナンド回路４４からは、Ｌレベルの信号Ｓ４が出力
される。

【００８７】従って、垂直同期信号VSYNC の位相が遅い
場合に、カウンタ４３のカウント値が「７」になるまで
はＨレベルの信号Ｓ４が出力されので、アンド回路２７
は、内部垂直同期信号MVSYNCをオア回路２８に出力し、
垂直同期信号VSYNC に内部垂直同期信号MVSYNCが付加
（重畳）される。その結果、判定部２５は、内部垂直同
期信号MVSYNCが付加された垂直同期信号VSYNC に基づい
てクリア信号VCLRを生成するので、そのクリア信号VCLR
は垂直同期信号VSYNC と内部垂直同期信号MVSYNCとに一
致した位置にそれぞれ出力される。

【００８８】そして、カウント値４３のカウント値が
「７」になると位相比較回路４１はＬレベルの信号Ｓ４
を出力するので、アンド回路２７は内部垂直同期信号MV
SYNCをオア回路２８に出力せず、垂直同期信号VSYNC に
は内部垂直同期信号MVSYNCが付加されない。その結果、
判定部２５は、垂直同期信号VSYNC のみに基づいてクリ
ア信号VCLRを生成する。

【００８９】即ち、カウンタ４３のカウント値が「７」
になるまでは、前の状態が保持される。そのため、ジッ
タ等によって垂直同期信号VSYNC が一時的に遅れた場合
に、切り換えるのを遅らすことによってバタつきを抑え
ることができる。

【００９０】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）第１の実施の形態と同じ効果を奏する。 （２）カウンタ４３を設けて、そのカウンタ４３のカウ
ント値が所定の値となるまで前の状態を保持しカウント
値が所定の値となると垂直同期信号VSYNC に内部垂直同
期信号MVSYNCを付加しないようにした。その結果、ジッ
タ等により一時的に垂直同期信号VSYNC の位相が遅れた
場合に、内部垂直同期信号MVSYNCを付加しないようにす
るバタつきを抑えることができる。

【００９１】尚、本発明は上記形態に限定されるもので
はなく、以下のように実施してもよい。 （１）上記各実施の形態では、NTSC方式のビデオ信号を
扱うタイミングコントローラ５の垂直同期回路９に具体
化したが、PAL 方式やSECAM 方式のビデオ信号を扱うよ
うにして実施してもよい。例えば、PAL 方式の場合、垂
直同期回路９のデコーダ２２は、垂直同期信号VSYNC が
ほぼ312.5Hの間隔で入力されることから、内部垂直同期
信号MVSYNCを312.5Hの間隔で生成する。そして、判定部
２５は、内部垂直同期信号MVSYNCと垂直同期信号VSYNC
の位相を位相比較回路２６，４１にて比較し、その比較
結果に基づいてクリア信号VCLRを出力してカウンタ２１
のカウント値をクリアするようにする。この構成によれ
ば、上記実施の形態と同様にPAL 方式の画像表示装置に
おいても垂直同期流れを抑えた画像を表示することが可
能となる。

【００９２】（２）上記各実施の形態では、垂直同期回
路９に波形整形フィルタ２４を設けて垂直同期信号VSYN
C をクロック信号CLK の１周期分のパルス信号に波形整
形するようにしたが、波形整形フィルタ２４を省略した
構成として実施してもよい。

【００９３】（３）上記第２の実施の形態では、カウン
タ４３にアップカウンタを用いたが、ダウンカウンタを
用いて実施してもよく、上記第２の実施の形態と同じ効
果を奏する。その際、信号Ｓ３によりカウント値を所定
の値（上記実施の形態では「７」）にセットするように
する。そして、カウンタの出力端子に３入力素子のアン
ド回路を接続することで、カウント値が「０」になった
時にＬレベルの信号Ｓ４を出力することができる。

【００９４】（４）上記第２の実施の形態では、カウン
タ４３のカウント値が「７」になった時に、ナンド回路
４４からＬレベルの信号Ｓ４を出力するようにしたが、
そのカウント値を任意に設定するようにしてもよい。例
えば、ナンド回路４４を２入力素子に代えてカウンタ４
３の出力端子Ｏ１，Ｏ２に出力する。すると、ナンド回
路４４からは、カウンタ４３のカウント値が「３」にな
るとＬレベルの信号Ｓ４を出力するようにすることがで
きる。逆に、ナンド回路４４を４入力素子以上に変更
し、カウンタ４３から複数ビットを出力するようにして
実施してもよい。更に、カウンタ４３の出力端子とナン
ド回路４４の入力端子との間に適宜インバータ回路を挿
入接続することで、Ｌレベルの信号Ｓ４が出力される場
合のカウント値を適宜変更することができる。

【００９５】（５）上記各実施の形態では、液晶表示モ
ジュール３を用いた画像表示装置１に具体化したが、液
晶表示モジュール３に代えてＣＲＴやＰＤＰ（プラズマ
ディスプレイパネル）等の他の表示器を用いた画像表示
装置に具体化して実施してもよい。

【００９６】（６）上記各実施の形態では、デコーダ２
２により各種パルス信号を生成するために予め設定され
た期間に対応する信号を生成し出力するとともに、開始
及び終了信号ＳＯ，ＳＣ及び内部垂直同期信号MVSYNCを
生成し出力するようにしたが、各信号に対応して複数の
デコーダにより構成するようにしてもよい。

【００９７】

【発明の効果】以上詳述したように本発明によれば、不
安定な同期入力状態での出力画像の安定化を図ることが
可能な垂直同期回路及びタイミングコントローラを提供
することができる。

【図面の簡単な説明】

【図１】 液晶表示装置のブロック図。

【図２】 垂直同期回路のブロック回路図。

【図３】 垂直同期信号等の位相関係を示す説明図。

【図４】 第１の実施の形態の判定部のブロック回路
図。

【図５】 第１の実施の形態の判定部の動作を示すタイ
ミングチャート。

【図６】 第１の実施の形態の判定部の動作を示すタイ
ミングチャート。

【図７】 第１の実施の形態の判定部の動作を示すタイ
ミングチャート。

【図８】 第２の実施の形態の判定部のブロック回路
図。

【図９】 第２の実施の形態の判定部の動作を示すタイ
ミングチャート。

【図１０】 従来の垂直同期回路のブロック回路図。

【図１１】 垂直同期信号を示すタイミングチャート。

【図１２】 同期流れの場合を示すタイミングチャー
ト。

【図１３】 同期流れの場合の画面を示す説明図。

【符号の説明】

５ タイミングコントローラ ９ 垂直同期回路 ２１ カウンタ ２２ （第１〜第３の）デコーダ ２５ 判定回路としての判定部 ４３ 第２のカウンタ CLK クロック信号 VSYNC 垂直同期信号 MVSYNC 内部垂直同期信号 ＳＯ 引き込み期間開始信号 ＳＣ 引き込み期間終了信号

Claims (6)

【特許請求の範囲】
1. 【請求項１】 水平同期信号に基づいて生成されたクロ
   ック信号をカウントし、そのカウント値を出力するとと
   もに、垂直同期信号に基づいてそのカウント値をクリア
   するカウンタを備え、そのカウンタのカウント値に基づ
   いて、出力画像のタイミングをとるための各種パルス信
   号を生成する垂直同期回路において、 １フィールドに相当する期間の内部垂直同期信号を生成
   し、前記垂直同期信号と内部垂直同期信号の位相を比較
   し、その比較結果に基づいて、垂直同期信号と内部垂直
   同期信号の位相が一致する場合、又は、垂直同期信号の
   位相が内部垂直同期信号よりも早い場合に垂直同期信号
   に内部垂直同期信号を付加し、その付加した垂直同期信
   号に基づいてカウンタをクリアするようにした垂直同期
   回路。
2. 【請求項２】 請求項１に記載の垂直同期回路におい
   て、 前記垂直同期信号の入力予定位置の前後に引き込み期間
   を設け、その引き込み期間内に入力される垂直同期信号
   と前記内部垂直同期信号の位相を比較するようにした垂
   直同期回路。
3. 【請求項３】 水平同期信号に基づいて生成されたクロ
   ック信号をカウントし、そのカウント値を出力するとと
   もに、垂直同期信号に基づいてそのカウント値をクリア
   するカウンタと、 前記カウンタのカウント値に基づいて、予め設定された
   期間に応じて信号を出力する第１のデコーダと、 前記第１のデコーダから出力される信号に基づいて、出
   力画像のタイミングをとるための各種パルス信号を生成
   する信号生成部とを備えた垂直同期回路において、 前記カウンタのカウント値に基づいて、前記垂直同期信
   号の引き込み期間に対応してその垂直同期信号の入力予
   定位置の前後に引き込み期間開始信号と引き込み期間終
   了信号を生成する第２のデコーダと、 前記カウンタのカウント値に基づいて、１フィールドに
   対応する期間で内部垂直同期信号を生成する第３のデコ
   ーダと、 前記第２，第３のデコーダにより生成された開始信号及
   び終了信号に基づいて引き込み期間を設け、その期間内
   に入力される垂直同期信号と前記内部垂直同期信号の位
   相を比較し、その比較結果に基づいて、前記垂直同期信
   号に内部垂直同期信号を付加して出力する判定回路とを
   備え、 前記カウンタは、前記判定回路から出力される垂直同期
   信号に基づいてそのカウント値をクリアするようにした
   垂直同期回路。
4. 【請求項４】 請求項３に記載の垂直同期回路におい
   て、 前記判定回路は、垂直同期信号と内部垂直同期信号の位
   相の比較結果に基づいて、垂直同期信号と内部垂直同期
   信号の位相が一致する場合、又は、垂直同期信号の位相
   が内部垂直同期信号よりも早い場合に、垂直同期信号に
   内部垂直同期信号を付加するようにした垂直同期回路。
5. 【請求項５】 請求項３に記載の垂直同期回路におい
   て、 前記判定回路には、前記垂直同期信号の位相が内部垂直
   同期信号よりも遅い場合に前記垂直同期信号が入力され
   る毎にカウントしそのカウント値を出力する第２のカウ
   ンタを備え、 判定回路は、第２のカウンタのカウント値が予め設定さ
   れた値となるまで垂直同期信号に内部垂直同期信号を付
   加するようにした垂直同期回路。
6. 【請求項６】 水平同期信号に基づいて、出力画像のタ
   イミングを取るための制御信号と、クロック信号とを生
   成し出力する水平同期回路と、 請求項１〜５のうちのいずれか１項に記載の垂直同期回
   路とを備えたタイミングコントローラ。