JPH0818815A

JPH0818815A - コンポジット同期信号の遅延回路

Info

Publication number: JPH0818815A
Application number: JP14504194A
Authority: JP
Inventors: Junichi Kawada; 淳一川田; Yoshifumi Yoshida; 好文吉田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1994-06-27
Filing date: 1994-06-27
Publication date: 1996-01-19
Anticipated expiration: 2017-02-04
Also published as: JP3253451B2

Abstract

(57)【要約】【目的】コンポジット同期信号を比較的長時間遅延さ
せた信号を得る。【構成】同期分離回路において、コンポジット同期信
号の立ち下がりに対応するＣＳＹＮＳＥＰおよび垂直同
期信号の立上がりに対応するＶＳＥＰを得る。Ｖカウン
タ１８はＣＳＹＮＳＥＰをカウントし、ＶＳＥＰでリセ
ットする。また、Ｈカウンタ１２は、所定の基準クロッ
ク４ｆscをカウントし、ＣＳＹＮＳＥＰでリセットす
る。Ｈデコーダ１４は、Ｈカウンタ１２のカウント値を
デコードして、垂直同期信号、等価パルスおよび水平同
期信号の波形を切り替え出力する。Ｖカウンタの値で、
フィールドのどのタイミングにあるかを認識し、Ｈデコ
ーダ１４にどの波形を出力させるかを制御することで、
任意の遅延時間のコンポジット同期信号を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、水平同期信号および垂
直同期信号の両方を含むコンポジット同期信号を所定の
時間遅延させるコンポジット同期信号の遅延回路に関す
る。

【０００２】

【従来の技術】テレビ信号では、映像信号に水平垂直同
期信号が重畳されており、映像信号についての各種処理
を行う場合には、同期信号を分離してから行っている。
従って、各種処理後にもう一度同期信号を重畳する必要
があり、入力テレビ信号に同期した同期信号が必要であ
る。そして、映像信号は処理において遅延処理を受ける
場合も多く、このような場合にはこれに重畳する同期信
号も同様に遅延していなければならない。そこで、同期
信号を遅延させる遅延回路が必要であり、従来より、ガ
ラスディレイライン（遅延線）やＣＣＤ（チャージ・カ
ップルド・デバイス）を用いた遅延回路が知られてい
る。

【０００３】

【発明が解決しようとする課題】しかし、ガラスディレ
イラインは、遅延量を余り大きくできず、例えば１水平
ライン（１Ｈ）の遅延などには向かないという問題点が
あった。また、ＣＣＤを利用するものも、遅延時間が長
くなると、それだけ多くの素子が必要になり、装置が大
型化し、高価になってしまうという問題点があった。

【０００４】本発明は、上記問題点を解決することを課
題としてなされたものであり、比較的簡単な装置で、大
きな遅延時間を得ることができるコンポジット同期信号
の遅延回路を提供することを目的とする。

【０００５】

【課題を解決するための手段】本発明は、水平同期信号
および垂直同期信号の両方を含むコンポジット同期信号
の遅延回路であって、コンポジット同期信号の低レベル
を検出し、この低レベルに同期したパルスを有するコン
ポジット分離信号を得ると共に、低レベル期間の長さの
相違から垂直同期信号を検出しこれに同期したパルスを
有する垂直分離信号を得る同期分離回路と、同期分離回
路で得られたコンポジット分離信号によってリセットさ
れ、所定の基準クロックを例えば４ｆscカウントするＨ
カウンタと、Ｈカウンタの出力をデコードし、Ｈカウン
タのカウント値に応じてレベルが変化する信号を出力す
ると共に、この出力する信号としてデューティ比の異な
る複数の信号が発生可能であり、いずれの信号を発生す
るかが選択可能なＨデコーダと、上記垂直分離信号でリ
セットされ、コンポジット分離信号をカウントするＶカ
ウンタと、Ｖカウンタの出力をデコードし、Ｖカウンタ
のカウント値に応じてＨデコーダにおいていずれの信号
を発生するかを制御するＶデコーダと、を有し、Ｖカウ
ンタのカウント値に応じてＨデコーダから発生する信号
を設定することで、Ｈデコーダの出力に任意の遅延時間
のコンポジット同期信号を得ることを特徴とする。

【０００６】また、本発明は、垂直同期信号に対する水
平同期信号の位置からフィールドを判定するフィールド
判定回路と、フィールド判定回路の判定結果に基づい
て、Ｖカウンタの入力されるコンポジット分離信号をゲ
ートするゲート回路をさらに有し、Ｖカウンタのカウン
ト値で選択するＨデコーダからの発生信号を第１、第２
フィールドで同一として、１フレーム分のコンポジット
信号を発生することを特徴とする。

【０００７】

【作用】このように、本発明では、Ｖカウンタのカウン
ト値により、Ｈデコーダのデコード内容を切り替え、こ
れによって、複数種類の信号をＨデコーダの出力を得
る。すなわち、Ｈデコーダは垂直同期信号、等価パル
ス、水平同期信号の３種類の波形を出力できるようにな
っており、Ｖカウンタのカウント値によって、いずれか
を選択する。そして、この選択の順番を所定のものにす
ることによって、１フレーム分のコンポジット同期信号
を得ることができる。そこで、Ｖカウンタのカウント値
とＨデコーダによる波形の選択の関係を変更することに
よって、任意の遅延時間のコンポジット同期信号を得る
ことができる。特に、遅延時間が１Ｈというように比較
的長くても回路構成は簡単で、かつ確実な遅延信号を得
ることができる。

【０００８】さらにフィールド判定回路によって、フィ
ールドを判定し、Ｖカウンタに入力されるクロックに所
定のマスクをかけることによって、第１、第２フィール
ドの波形をＶカウントのカウント値とＨデコーダのデコ
ードは関係を同一のものとしたまま得ることができる。
第１フィールドにおけるコンポジット分離信号の１パル
ス（水平同期信号部分の１パルス）のＶカウンタへの入
力を阻止することによって、Ｖカウンタのカウント値を
共通化することができる。

【０００９】

【実施例】以下、本発明の実施例について、図面に基づ
いて説明する。

【００１０】［全体構成］図１は、実施例の全体構成を
示すブロック図である。入力されてくるコンポジット同
期信号ＣＳＹＮＣ０および４ｆscクロックは、同期分離
回路１０に入力される。ここで、４ｆsc信号は、色副搬
送波の周波数ｆsc（３．５８ＭＨｚ）の４倍の周波数の
信号である。同期分離回路１０は、コンポジット同期信
号ＣＳＹＮＣ０の立ち下がりに対応するパルス信号であ
るコンポジット分離信号ＣＳＹＮＳＥＰと、垂直同期信
号ＶＳＹＮＣの立ち下がりに対応するパルス信号である
垂直分離信号ＶＳＥＰを生成する。ここで、ＶＳＥＰ
は、ＶＳＹＮＣのＬ期間が、等価パルスや水平同期信号
ＨＳＹＮＣに比べ十分長いことを利用して検出する。

【００１１】同期分離回路１０からのＣＳＹＮＳＥＰ
は、Ｈカウンタ１２に、リセットパルスとして供給され
る。このＨカウンタ１２には、４ｆscがクロックとして
供給されており、Ｈカウンタ１２は、４ｆscをカウント
アップしていき、ＣＳＹＮＳＥＰによってカウント値が
リセットされる。Ｈカウンタ１２のカウント値は、Ｈデ
コーダ１４に供給されており、Ｈデコーダ１４は、Ｈカ
ウンタ１２のカウント値が所定値に達すると、ＬからＨ
に変化する信号を出力する。そして、この出力が遅延信
号ＣＳＹＮＣになる。

【００１２】また、同期分離回路１０の出力であるＣＳ
ＹＮＳＥＰは、ゲート１６を介し、Ｖカウンタ１８に入
力される。Ｖカウンタ１８には、同期分離回路１０の出
力であるＶＳＥＰも供給されており、ＣＳＹＮＳＥＰを
カウントアップしていき、ＶＳＥＰによってカウント値
がリセットされる。Ｖカウンタ１８の出力には、Ｖデコ
ーダ２０が接続されており、Ｖカウンタ１８のカウント
値に応じて、制御信号をＨカウンタ１２に供給する。す
なわち、Ｖカウンタ１８のカウント値に応じてＨデコー
ダ１４のデコードを制御し、３種類の波形の出力を切り
替える。

【００１３】また、Ｖデコーダ２０の出力は、フィール
ド判定回路２２に供給される。このフィールド判定回路
２２には、入力コンポジット同期信号ＣＳＹＮＣ０、Ｖ
ＳＥＰおよび４ｆscを例えば６４分周した信号ＶＣＬＫ
が供給されている。このＶＣＬＫは、４ｆscを分周器２
４で６４分周したものであり、周期が４．５μｓｅｃの
信号である。そして、フィールド判定回路２２は、これ
ら信号から第１フィールド、第２フィールドを識別して
ゲート１６を制御する信号ＪＦＩＥＬＤを発生する。そ
して、ゲート１６がこのＪＦＩＥＬＤがＨの期間だけ、
ＣＳＹＮＳＥＰの出力がＶカウンタ１８に入力されるの
を禁止する。これによって、第１フィールドおよび第２
フィールドの両方で、Ｖカウンタ１８の同一のカウント
値に基づいて、Ｈデコーダの動作を制御して、タイミン
グの異なるＨＳＹＮＣを有する第１、第２フィールドの
ＣＳＹＮＣ信号を得ることができる。

【００１４】次に、この回路の動作について、図２に基
づいて説明する。テレビ信号は、インターレース走査を
行うため、１画面（１フレーム）は、２つのフィールド
からなっており、第１フィールドの最後の水平走査線は
画面の中間で終り、第２フィールドの最初の水平走査線
は、画面の中間から始まる。従って、この２つの水平走
査期間はＨ／２（ここで、Ｈは水平走査期間を示す）で
あり、第１フィールドと第２フィールドでは、水平走査
線のタイミングがずれている。

【００１５】すなわち、図２に示すように、１フレーム
は、５２５Ｈの水平走査期間からなっており、コンポジ
ット同期信号ＣＳＹＮＣ０は、５０７の水平同期信号の
他に（３Ｈ＋３Ｈ（６Ｈ））×２＝１２Ｈの等価パルス
と、３Ｈ×２＝６Ｈの垂直パルスを含んでいる。垂直同
期パルスの開始時（ＶＳＥＰにパルスが発生した時）を
「０」とすると、６Ｈ目から正規の水平同期信号が始ま
る。

【００１６】第１フィールドは、６Ｈ目の水平同期信号
から１Ｈの期間のものになっており、最後の水平走査は
２５９Ｈ目の半分で終了し、その期間はＨ／２の期間の
ものになっている。また、第２フィールドの正規の水平
同期信号は、２６９Ｈから始まる。

【００１７】そして、同期分離回路１０は垂直同期期間
を検出し、垂直分離信号ＶＳＥＰを発生する。ＶＳＥＰ
はＬ期間が長時間であることから検出するため、発生の
タイミングが若干遅れる。しかし、このずれは、各種処
理の際には、補償することができ、全体の処理には問題
がない。

【００１８】また、コンポジット分離信号ＣＳＹＮＳＥ
Ｐは、ＣＳＹＮＣ０の立ち下がりの度に出力される。こ
のようにして、同期分離回路１０において、図に示すよ
うなＶＳＥＰおよびＣＳＹＮＳＥＰが得られる。

【００１９】そして、本実施例の装置では、Ｖカウンタ
１８はＶＳＥＰによってリセットされると共に、ＣＳＹ
ＮＳＥＰをカウントする。すなわち、Ｖカウンタ１８
は、水平垂直同期信号および等価パルスの立ち下がりの
度に出力されるＣＳＹＮＳＥＰのパルスをカウントす
る。ところが、このＶカウンタ１８へのＣＳＹＮＳＥＰ
の入力経路には、ゲート回路１６が配置されており、こ
のゲート回路１６が第１フィールドの１つのパルスをマ
スクする。この例では、垂直同期信号からカウントを始
め、水平同期信号に入った１つ目の水平走査線の終了エ
ッジに当たる１３番目のＣＳＹＮＳＥＰがマスクされ
る。

【００２０】このようにして、Ｖカウンタ１８のカウン
ト値は、図におけるＣＳＹＮＳＥＰの直下に示したよう
な値になり、第１フィールドおよび第２フィールドの両
方で０〜２７１の値をとる。そして、このＶカウンタ１
８のカウント値により、Ｈデコーダ１４が制御される。

【００２１】すなわち、Ｈカウンタ１２は、ＣＳＹＮＣ
０によりリセットされ、４ｆscをカウントする。この場
合、Ｈカウンタ１２は、１Ｈの期間に０〜９１０までカ
ウントする。そして、Ｈデコーダ１４からは、ＣＳＹＮ
Ｃを発生するしなければならず、垂直同期信号、等価パ
ルス、垂直同期信号の３種類の波形を出力する必要があ
る。そこで、Ｈデコーダ１４は、Ｈカウンタ１２のカウ
ント値をデコードして、図３に示すように、３種類の出
力を得る。すなわち、（Ａ）垂直同期信号用：０〜３８
６がＬ、３８７〜９０９がＨ、（Ｂ）等価パルス用：０
〜３３がＬ、３４〜９０９がＨ、（Ｃ）水平同期信号
用：０〜６７がＬ、６８〜９０９がＨの３種類の波形を
出力する。

【００２２】そして、Ｖカウンタ１８のカウント値０〜
５、２７１の時に（Ａ）垂直同期信号用、６〜１１、２
６５〜２７０の時に（Ｂ）等価パルス用、１２〜２６４
の時に（Ｃ）水平同期信号用のデコードを行うことによ
り、ＣＳＹＮＣ０と同一（遅延時間０）のＣＳＹＮＣを
得ることができる。

【００２３】このような設定によって、第１フィールド
の場合、Ｖカウンタ１８のカウント値２７１から垂直同
期信号用（Ａ）が発生し、Ｈカウンタ１２のカウント値
４５５でＣＳＹＮＳＥＰによってリセットされる。した
がって、カウント値５までの期間、垂直同期信号が発生
される。次に、Ｖカウンタ１８のカウント値６〜１１の
期間は等価パルス用（Ｂ）によって等価パルスが発生す
る。この場合もＨカウンタ１２のカウント値４５５でＣ
ＳＹＮＳＥＰが入力され、カウント値がリセットされ
る。

【００２４】その後、Ｖカウンタ１８のカウント値１２
〜２６４では水平同期信号が発生する。この場合は、Ｈ
カウンタ１２はカウント値９１０までリセットされな
い。そして、このＶカウンタ１８のカウント値２６４の
時は、半周期（Ｈカウンタ１２のカウント値４５５）で
ＣＳＹＮＳＥＰが入力され、リセットされる。このた
め、このときの水平走査期間はＨ／２の期間になる。な
お、ＣＳＹＮＳＥＰはの１３番目のパルスは、ゲート１
６によって、Ｖカウンタ１８に入力されないようになっ
ている。

【００２５】また、第２フィールドの場合、Ｖカウンタ
１８のカウント値１１の時に半周期（Ｈカウンタ１２の
カウント値４５５）でＣＳＹＮＳＥＰが入力されない。
そこで、このときは等価パルスのＨがその後の半周期継
続する。そして、その後水平同期信号が出力される。

【００２６】このように、本実施例によれば、第１フィ
ールドのＣＳＹＮＳＥＰはの１３番目のパルスをＶカウ
ンタ１８に入力しないことによって、Ｖカウンタ１８の
カウント値とＨデコーダ１４の出力波形の関係は、全く
変更せずに、自動的に第１、第２フィールドに応じた同
期信号を得ることができる。

【００２７】そして、上述の説明では、Ｈデコーダ１４
の出力するＣＳＹＮＣをＣＳＹＮＣ０と同一のタイミン
グの信号としていたが、これを遅らせる場合には、Ｖカ
ウンタ１８の値によるＨデコーダ１４の（Ａ）（Ｂ）
（Ｃ）の選択の対応を変更すれば良い。例えば、Ｖカウ
ンタ１８のカウント値２〜７，２を（Ａ）、８〜１３，
２６７〜１を（Ｂ）、１４〜２６６を（Ｃ）のように、
すべてに２を加算することによって、１Ｈ遅延したＣＳ
ＹＮＣを得ることができる。

【００２８】［同期分離回路１０の構成］図４に、同期
分離回路１０のＣＳＹＮＳＥＰ発生のための回路の一例
を示す。この回路は、２つのフリップフロップ３２、３
４と、１つのインバータ３６および１つのアンドゲート
３８から構成されている。フリップフロップ３２のＤ入
力には、ＣＳＹＮＣ０が入力されており、フリップフロ
ップ３２のＱ出力である信号Ａは、フリップフロップ３
４のＤ入力に入力されている。また、フリップフロップ
３２、３４のＣ入力には４ｆscが入力されている。そし
て、フリップフロップ３２の反転Ｑ出力、フリップフロ
ップ３４のＱ出力および４ｆscをインバータ３６で判定
した信号の３つの信号がアンドゲート３８に入力されて
おり、この出力がＣＳＹＮＳＥＰになる。

【００２９】すなわち、図５に示すように、フリップフ
ロップ３２は、４ｆscの立上がりによって、Ｄ入力のＣ
ＳＹＮＣ０を取り込む。このため、ＣＳＹＮＣ０が立ち
下がると、次の４ｆscの立上がりによって、このＣＳＹ
ＮＣ０のＬがフリップフロップ３２に取り込まれ、出力
ＡがＬになり、反転Ｑ出力はＨになる。一方、フリップ
フロップ３４の出力は、次の４ｆscの立上がりまでＨの
ままである。また、４ｆscの半周期が経過すると、４ｆ
scは半周期だけＬになり、インバータ３６で反転された
反転４ｆscはその期間Ｈになる。従って、アンドゲート
３８への入力はすべてＨになり、４ｆscのＬになる半周
期だけ、ＨになるＣＳＹＮＳＥＰがアンドゲート３８か
ら出力される。

【００３０】このように、図４の回路によって、ＣＳＹ
ＮＣ０の立ち下がりを切り出し、ＣＳＹＮＳＥＰを得る
ことができる。なお、フリップフロップ３２、３４のＲ
入力にはリセット信号ＲＥＳＥＴが入力されており、電
源立上がり時に記憶内容がリセットされるようになって
いる。

【００３１】また、ＶＳＥＰは、上述の信号ＡまたはＢ
の期間をカウンタ等を利用して計測し、これが水平同期
信号や等価パルスのＬの期間より十分長いことを検出す
れば良い。この場合に使用するカウンタは、４ｆscを分
周したクロックをカウントするものにしたほうがビット
数が少なくてすむ。例えば、後述するフィールド判定回
路２２におけるＶＣＬＫを利用しても良く、またカウン
タ自体もフィールド判定回路２２のものを兼用しても良
い。

【００３２】［フィールド判定回路の構成］図６に、フ
ィールド判定回路２２の一例を示す。Ｖデコーダ２０の
１つの内部回路であるアンドゲート２０ａの出力がフリ
ップフロップ４２のＣ入力に入力されている。この例で
は、アンドゲート２０ａは、Ｖカウンタ１８のカウント
値が１１の時にＨを出力する。このフリップフロップ４
２のＤ入力は常時Ｈに吊り上げられている。このフリッ
プフロップ４２のＱ出力は、カウンタ４４にＬアクティ
ブのリセット信号として入力されている。このカウンタ
４４には、４ｆscを分周器２４において、例えば６４分
周して得た周期が４．５μｓｅｃの信号ＶＣＬＫがクロ
ックとして供給されている。

【００３３】そして、この例では、カウンタ４４は３つ
の出力を有し、カウント値が「５」「１１」「１２」の
３つの値の時に、それぞれＨを出力する。カウンタ４４
の「５」「１１」出力は、ＲＳフリップフロップ４６の
Ｓ入力およびＲ入力にそれぞれ入力されている。従っ
て、このＲＳフリップフロップ４６は、カウンタ４４の
カウント値が「５」〜「１１」の期間、Ｈがセットされ
る。ＲＳフリップフロップ４６の出力は、フリップフロ
ップ４８のＤ入力に入力される。このフリップフロップ
４８は、そのＣ入力にＣＳＹＮＣ０が入力されている。
Ｑ出力から信号ＪＦＩＥＬＤを出力する。また、このフ
リップフロップ４８のＬアクティブのリセット端子に
は、ＶＳＥＰが入力されており、ＶＳＥＰのＨで内容が
リセットされる。

【００３４】さらに、カウンタ４４の「１２」出力はノ
アゲート５０に入力されている。このノアゲート５０に
は、ＶＳＥＰも入力されており、その出力は、フリップ
フロップ４２のＬアクティブのリセット端子に入力され
ている。従って、ＶＳＥＰのＨまたはカウンタ４４のカ
ウント値「１２」によって、フリップフロップ４２がリ
セットされる。

【００３５】次に、この回路の動作について、図７に基
づいて説明する。まず、ＶＳＥＰにＨが立つと、フリッ
プフロップ４２がＬにリセットされる。従って、カウン
タ４４のリセット端子にはＬが供給され、カウンタ４４
は、カウントを行わない。そして、Ｖカウンタ１８のカ
ウント値が「１１」になるとアンドゲート２０ａからＨ
が出力され、フリップフロップ４２にＨがセットされる
ため、カウンタ４４がＶＣＬＫをカウントし始める。そ
して、そのカウント値が「５」になると、ＲＳフリップ
フロップ４６にＨがセットされ、カウント値が「１１」
になるとＲＳフリップフロップ４６がＬにリセットされ
る。そして、カウンタ４４のカウント値が「５」〜「１
１」の期間にＣＳＹＮＣ０が立ち上がった場合、この立
ち上がりで、ＲＳフリップフロップ４６のＨがフリップ
フロップ４８に取り込まれる。

【００３６】ここで、本例の場合、ＶＣＬＫは、４ｆsc
を６４分周したものである。従って、Ｈカウンタ１２の
カウント値の６４がカウンタ４４のカウント値の１に対
応する。従って、カウンタ４４のカウント値５〜１１
は、Ｈカウンタ１２のカウント値３２０〜７０４に対応
する。従って、１Ｈの内の中間付近において、ＲＳフリ
ップフロップ４６はＨを出力する。そして、第１フィー
ルドにおいては、ＣＳＹＮＳＥＰの１２番目のパルス
が、この期間に出力され、フリップフロップ４８にＨが
取り込まれる。そして、このフリップフロップ４８のＨ
は、ＣＳＹＮＣ０の立上がりによって、Ｌに戻る。従っ
て、フリップフロップ４８の出力であるＪＦＩＥＬＤに
おいて、１Ｈの期間Ｈが出力される。このＪＦＩＥＬＤ
のＨ期間は、ＣＳＹＮＳＥＰの１３番目のパルスが発生
されるタイミングを含んでいる。そこで、このＪＦＩＥ
ＬＤのＨによってゲート１６を閉じることによって、Ｃ
ＳＹＮＳＥＰの１３番目のパルスはＶカウンタ１８に入
力されず、Ｖカウンタ１８のカウント値は、図２に記載
したようのＣＳＹＮＳＥＰの１４番目のパルスの時に１
３になる。

【００３７】一方、第２フィールドの場合、ＣＳＹＮＳ
ＥＰの１２番目のパルスは、１１番目のパルスから１Ｈ
後である。このため、フリップフロップ４８には、Ｈが
取り込まれず、ＪＦＩＥＬＤは、Ｈにならない。そこ
で、図２に示すように、ＣＳＹＮＳＥＰのすべてのパル
スをカウントし、０〜２７１のカウントを行う。

【００３８】このように、本実施例のフィールド判定回
路２２を利用することによって、Ｖカウンタ１８におけ
るＣＳＹＮＣ０のカウントを第１フィールドと第２フィ
ールドとで変更し、Ｖカウンタ１８のカウント値とＨデ
コーダ１４のデコード内容の関係を同一にすることがで
きる。従って、全体回路を簡略化することができる。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
Ｖカウンタのカウント値により、Ｈデコーダのデコード
内容を切り替え、これによって、複数種類の信号をＨデ
コーダの出力を得る。すなわち、Ｈデコーダは垂直同期
信号、等価パルス、水平同期信号の３種類の波形を出力
できるようになっており、Ｖカウンタのカウント値によ
って、いずれかを選択する。そして、この選択の順番を
所定のものにすることによって、１フレーム分のコンポ
ジット同期信号を得ることができる。そこで、Ｖカウン
タのカウント値とＨデコーダによる波形の選択の関係を
変更することによって、任意の遅延時間のコンポジット
同期信号を得ることができる。特に、遅延時間が１Ｈあ
るいは数Ｈというように比較的長くても回路構成は簡単
で、かつ確実な遅延信号を得ることができる。

【００４０】さらにフィールド判定回路によって、フィ
ールドを判定し、Ｖカウンタに入力されるクロックに所
定のマスクをかけることによって、第１、第２フィール
ドの波形をＶカウントのカウント値とＨデコーダのデコ
ードは関係を同一のものとしたまま得ることができる。
第１フィールドにおけるコンポジット分離信号の１パル
ス（水平同期信号部分の１パルス）のＶカウンタへの入
力を阻止することによって、Ｖカウンタのカウント値を
共通化することができる。

【図面の簡単な説明】

【図１】実施例の全体構成を示すブロック図である。

【図２】同期分離回路１０において分離された信号のタ
イミングを示す図である。

【図３】Ｖカウンタのカウント値とＨデコーダからの出
力波形の関係を示す図である。

【図４】同期分離回路１０の要部構成を示すブロック図
である。

【図５】同期分離回路１０の動作を示す図である。

【図６】フィールド分離回路２２の構成を示すブロック
図である。

【図７】フィールド分離回路の動作を示す図である。

【符号の説明】

１０同期分離回路１２Ｈカウンタ１４Ｈデコーダ１６ゲート１８Ｖカウンタ２０Ｖデコーダ２２フィールド判定回路

Claims

【特許請求の範囲】

【請求項１】水平同期信号および垂直同期信号の両方
を含むコンポジット同期信号の遅延回路であって、コンポジット同期信号の低レベルを検出し、この低レベ
ルに同期したパルスを有するコンポジット分離信号を得
ると共に、低レベル期間の長さの相違から垂直同期信号
を検出しこれに同期したパルスを有する垂直分離信号を
得る同期分離回路と、同期分離回路で得られたコンポジット分離信号によって
リセットされ、所定の基準クロックをカウントするＨカ
ウンタと、Ｈカウンタの出力をデコードし、Ｈカウンタのカウント
値に応じてレベルが変化する信号を出力すると共に、こ
の出力する信号としてデューティ比の異なる複数の信号
が発生可能であり、いずれの信号を発生するかが選択可
能なＨデコーダと、上記垂直分離信号でリセットされ、コンポジット分離信
号をカウントするＶカウンタと、Ｖカウンタの出力をデコードし、Ｖカウンタのカウント
値に応じてＨデコーダにおいていずれの信号を発生する
かを制御するＶデコーダと、を有し、Ｖカウンタのカウント値に応じてＨデコーダから発生す
る信号を設定することで、Ｈデコーダの出力に任意の遅
延時間のコンポジット同期信号を得ることを特徴とする
コンポジット同期信号の遅延回路。
【請求項２】請求項１に記載の回路において、さらに、垂直同期信号に対する水平同期信号の位置から
フィールドを判定するフィールド判定回路と、フィールド判定回路の判定結果に基づいて、Ｖカウンタ
の入力されるコンポジット分離信号をゲートするゲート
回路と、を有し、Ｖカウンタのカウント値で選択するＨデコーダからの発
生信号を第１、第２フィ−ルドで同一として、１フレー
ム分のコンポジット信号を発生することを特徴とするコ
ンポジット同期信号の遅延回路。