JPH024087A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はテレビジ璽ン等に用いるＰＬＬ回路に係り、特
に入力される位相比較信号と同期したクロック信号を得
るのに好適なＰＬＬ回路に関する。

〔従来の技術〕

従来のテレビジｊン用ＰＬＬ回路としては、特開昭６０
−７６８１３号に記載のように、ＰＬＬ回路の構成部分
である分周カウンタのカウント開始を制御する制御手段
を設け、これによって電源投入時等でＰＬＬ回路が形成
する表示クロックと位相比較信号である水平同期信号と
の位相同期関係がくずれる時に、分周カウンタのカウン
ト動作を所定の期間停止させた後、水平同期信号の立下
り時点でカウント動作を開始させることで、水平同期信
号と位相同期した表示クロッ、りを得る方法が知られて
いる、 〔発明が解決しようとする課題〕 上記従来技術は水平同期信号の立下Ｄ’を検出して分周
カウンタのカウント動作を開始する構成としているため
、弱電界信号等で水平同期信号にノイズがあった場合、
ノイズによるパルスの立下りを水平同期信号のパルスと
誤って検出する場合があり得る点について配慮がされて
おらず、このような場合、カウント動作が水平同期信号
の立下り時点で開始されず、水平同期信号と表示クロッ
クの位相が同期するまでに時間がかかる問題があつた。

更に、電源投入時、もしくは画面切換時等の特定の状態
の場合・しか分周カウンタのカウント動作開始を制御し
ていないため、通常の表示状態にありながら表示クロッ
ク信号と水平同期信号との位相がずれた場合は再び同期
するまでに時間がかかるという問題があった。

本発明の目的はノイズに対し′Ｃ安定であり、かつ通常
の表示状態にありながら表示クロック信号と水平同期信
号の位相がずれた場合においても両者の信号を即座に位
相同期状態にできるｌ）　Ｌ　Ｌ回路を提供することに
ある。

〔課題を解決するための手段〕

上記目的は、分周器の分周動作開始制御手段を水平同期
イ苫号パルスのパルス幅判別手段全盲する構成とすると
共に、分周動作を、垂直回期イざ号に同期して開始させ
る構成とすることによって連取・される。

〔作用〕

水平同期信号のパルスのパルス幅が一定の値以上の場合
にのみ分周カウンタのカウント開始動作を制御すること
によって、ノイズによる幅の狭いパルスと水平同期信号
のパルスとを区別することができる。また、１垂直走査
周期毎に定常的に分周カウンタのカウント開始動作を制
御することにより、表示クロック信号と水平同期信号と
の位相を即座に同期させることができ、引込動作を速く
することができる。

〔実施例〕

以下、本発明の実施例全図面を用いて説明する。

第１図は、本発明によるＰＬＬ回路を用いた画像表示装
置の構成例を示すブロック図、第２図は第１図の構成例
の動作波形図である。１は同期分離回路、２は位相比較
器（ｐｃ）、５はローパスフィルタ（ＬＰＦ）、４　は
電圧側ａ発ｍ器（ＶＣｏ）、５　ｉ’！、分周器、６は
分周器５の動作を制御する制御回路、７は画像表示回路
、Ｖｉｄｅｏは入力映像信号、）（ｓｙｎｃ　、　Ｖｓ
ｙｎｃはそれぞれ水平、垂直の同期信号、ＣＬＫＡは分
周器５から出力される表示クロック信号、ＲＡＰは分周
器５０制＠信号である。

同期分離回路１は、入力映像信号から水平及び垂直同期
信号を分離する。同期分離回路１によって得られた水平
同期信号は参照信号として位相比較器２に印加されろ。

また、電圧制御発振器４の出力クロック信号は分周器５
に印加され、前記クロック信号を分周器５で分周して得
られた表示クロック信号ＣＬＫＡが位相比較器２に比較
信号として印加される。水平同期信号と表示クロック信
号ＣＬＫＡとを位相比較器２に印加することによって得
られろ比較誤差信号はローパスフィルタ３を介し、制御
電圧として電圧制御発振器４に印加される。分周器５の
出力である表示クロック信号ＣＬＫＡは画像表示回路７
に印加され、画像表示回路７は表示クロック信号ＣＬＫ
Ａ２基本として画像表示に必要な各種タイミング信号を
形成する。

制御回路６は、同期分離回路１によって映像信・号から
分離して得られた垂直同期信号に基づいて１垂直走査周
期に１回分周器５の動作を制御する制御信号パルスＲ８
Ｐを例えば、前記垂直同期信号の立上りから、９水平走
査周期遅れたタイミングで出力する。分周器５はカウン
タを用いて構成されており、制御信号ＲＡＰのパルスを
印加することによって一旦初期状態にセットされ、あら
ためてカウント動作を開始する。

ＰＬＬ回路には垂直帰線期間中、水平同期信号のパルス
が印カ目されないため、前記垂直帰線期間にＰＬＬ回路
が形成するクロック信号ＣＬＫＡと水平同期信号との位
相にズレが生じろ。この位相ズレ１ＰＬＬ回路の通常の
引込特性によって戻そうとする場合は引込に時間がかか
り、表示画像の上部がくねってしまう場合が考えられろ
。これに対し前述したように所定のタイミングで分周器
５の動作を一旦初期状態にセットすることで、前記分周
器５の出力クロック信号ＣＬＫＡと位相比較信号である
水平同期信号との位相を即座に同期させることができ、
位相ズレがなくなるので、表示画像の上部がくねること
はない。

同、分周器５に印加する制御信号パルス几ＢＰは前述し
たように垂直同期信号に基づいて形１１ｉ１（Ｌ、１垂
直走査周期に１回分周器５に印加されているので、例え
ばＶＴＲでサーチを行う場合のように入力映像信号の状
態が変化し垂直同期信号のパルス幅が広くなるような通
常のＰＬＬ回路動作だけでは、通常のＴＶ信号を入力し
た場合に比べて引込にさらに時間がかかるのに対し、本
発明のＰＬＬ回路では、垂直帰線期間終了後、即座に水
平同期信号と表示クロック信号との位相を同期させるこ
とができる。従って、引込を速くし、表示期間中は水平
同期信号と位相が同期した表示クロック信号を得ること
ができる。

第６図に、制御回路６の具体的な構成の一例を示し、第
４図及び第５図の動作波形例を用いてその動作を説明す
る。１３１．１３２及び２１はＤフリップ７０ツブ（以
下ＤＦＦと略）、１４はＮＡＮＤ回路、１５．１７．２
０はインバータ、１６は例えばシフトレジスタを用いた
遅延回路、１８はＮＯＲ回路、１９ｋｌ力ｆｙンタ、Ｖ
−１３１，Ｖ−１３２はそｔｔぞれＤＦＦ１３１．１５
２　ｃＤ出７Ｊｅ形、ＶＨｋＺ　ＮＡＮＤ　Ｑ。

路１４の出力波形、ＶＨＤは遅延回路１６の出力波形、
ＨＲはＮＯ几回路１８の出力波形、Ｒ８ＰはＤＦＦ２１
の出力波形、ＣＬＫＣはクロック・１号で奈９、その周
波数は第４図の動作波形例に示すように、表示クロック
信号ＣＬＫＡの周波数に比べて高いものであジ、前記ク
ロック信号ＣＬＫＣとしては、例えばＶＣＯ４の出力ク
ロック信号、もしくは、前記ＶＣＯ４の出力クロック信
号を何分層かしたものを用いると良い。

垂直同期信号をＤＦＦ１３１及び１３２を用いてラッチ
し、前記ＤＦＦ　１５１．１５２の出力信号Ｖ　−１３
１、Ｖ−ｔｓ２６ＮＡＮＤ回路１４に入力することによ
って垂直同期信号の立上りに同期した１水平走査周１期
幅のパルスＶ　Ｈが得られる。前記パルスＶＨｙ遅延回
路１６に入力することでパルスＶＨから例えば数水平走
査周期〜十数水平走査周期程度遅れたパルスＶＨＤｆｃ
得ることができる。この時、遅延回路１６ではＣＬＫＡ
　ｉインバータ１５によって反転した位相が１８０°異
なる信号ＣＬＫＢ　ｉクロック信号として用いているの
で、遅延回路１６の出力パルスＶＨＤとしてはその立下
りがクロック信号ＣＬＫＡの立下りに同期したパルスが
得られる。尚Ｗｃ５図においては、クロック信号ＣＬＫ
Ａはデユーティ５０チの信号を用いているが、これは必
ずしもデー−ティ５０チである必要はない。デー−ティ
５０チ以外のクロック信号を用いる場合は、インバータ
１５の代りに例えば遅延回路を用いてＣＬＫＡとＣＬＫ
Ｂの位相’１１８０’異ならせると良い。

従って、遅延回路１６の出力パルスＶＨＤとインバータ
１７によって反転した水平同期信号をＮＯＲ回路１８に
印加することにより、第５図中にＨＲで示すよ５なパル
スが得られる。

カウンタ１９は、該カウンタ１９のロード端子ＬＤに印
７１０される信号が“Ｈルベルになると所定の値ｆａ−
ドしてカウント動作を開始するものである。第３図にお
いては、ＮＯＲ，回路１８の出力信号ＨＲがカウンタ１
９のロード端子ＬＤに印加されているので、前記信号Ｈ
Ｒが°Ｈ″レベルになるとカウンタ１９は所定の値をロ
ードしてカウント動作を開始する。カウンタ１９は、所
定の値をカウントするとリップルキャリー信号を出力し
、これ全１）ＦＦ２１でラッチすることで第４図及び第
５図中に几Ｓ　Ｐで示すような信号が得られる。すなわ
ち、水平同期信号に基づいて形成し、前記水平同期信号
パルスと同じパルス幅を有する信号ＨＲのパルス幅が所
定の値以上の場合にのみ前記信号Ｒ８Ｆが出力される。

前記信号Ｒ８Ｐは分周器４のリセット端子几に印加され
る。分周器４はリセット端子πに°Ｌルベルの信号を印
加することにより初期状態にセットされろ。従って分周
器４のリセット端子冗にパルスＲ，８Ｐｉ印加すること
によって分周器４は一旦初期状態となった後、再びカウ
ント動作を開始する。これにより、分周器４の出力信号
ＣＬＫＡの位相を即座に水平同期信号に同期させ、クロ
ック信号ＣＬＫＡ　’ｉｉその立上り部分が水平同期信
号のパルスのほぼ中央になる、水平同期信号に同期した
クロック信号とすることができる。

Ｗｃ３図においては、分周器４の動作を制御するパルス
Ｒ，ＳＰは、カウンタ１９が所定の値をカウントするこ
とによって出力される。ところで、制御回路６が前述の
カウンタ１９を含まず、信号ＨＲのパルス幅を判別する
代りにパルスの立上りあるいは立下シを検出して制御パ
ルスを出力するような構成の場合、水平同期信号にノイ
ズがのっていると、ＮＯＲ回路１Ｂの出力信号ＨＲは、
正常な）（ｓｙｎｃのパルスと信号ＶＨＤのパルスのＮ
０Ｒｒ、とったパルスではなく、ノイズによるパルスと
イｇ号ＶＨＤのパルスのＮＯＲをとったパルスとなる場
合が考えられろ。このような場合、制御信号ＲＡＰのパ
ルスは所望のタイミングで出力されないため分周器４の
出力であるクロック信号ＣＬＫＡの位相を水平同期信号
と同期させることができず、通常の１３　Ｌ　Ｌ回路動
作だけで位相同期させる場合よりさらに時間がかかつて
しまうことが考えられる。これに対し、第３図の構成例
においては前述の如くパルストｉ　ＲＯ幅をカウントし
、一定以上の幅がありた場合にのみ制御パルスＲ８Ｆが
出力される。従って、パルスＨＲの幅が所定の値以下で
あれば制御パルス几Ｓｒは出力されず、分周器４のカウ
ント動作が誤り念タイミングで開始されろことはな（、
ノイズによって誤動作することはない、第６区に、第１
図中の制御回路６の他の具体的構成例の１部分を６０と
して示し第７図の動作波形例を用いて動作全説明する。

２２は几Ｓフリップフロップ（以下几Ｓ−Ｅ’Ｆと略）
であり、リセット端子ｒモへの入力信号Ｖ　ＨＤが・Ｌ
ルベルになると出力信号ＶＨＷは゛Ｌルベルにリセット
され、セット端子Ｓへの入力が”Ｌ″レベルなると出力
信号ＶＨＷは１Ｈルベルにセットされる。

第７図のＨｓｙｎｃに示ずよ５を正常な水平同期信号に
対しては、第３図の実施例は、所定のタイミングで分周
器４の制御パルスａｓｐを出力し、分周器４の動作を制
御する。ところで、ＶＴＲで早送り１を行った場合の垂
直帰線期間付近の水平同期信号は例えば第７図中のＨｓ
ｙｎｃ−Ｖで示すようにＩｆ同期期間の心が長くなると
共に水平同期信号パルスが現れろタイミングが遅くなっ
て通常の水平同期信号とは異なる波形となる。このよう
な場合、第３図のよプに信号ＶＨＤのパルス＠（あるい
はパルスの位置）が固定さルていると信号ＶＨＤが°Ｌ
。

になっている期間内に形成されるｑ号ｆ（Ｒのパルスは
所定の＠を有せず、従って分周器４の制御パルス几ＳＰ
は出力されず、水平同期・百号と表示クロック信号ＣＬ
ＫＡの位相同期は通常のＰＬＬ回路動作だけで行われる
ので、位相が同期するまで時間がかかることになる。こ
れに対し、第６図の回路においては、Ｒ８−ＦＦ　２２
によって信号ＶＨＷが形成されているので、信号ＶＨＷ
のパルスは一旦“Ｌ”レベルになった後は、セット端子
Ｓへの入力が＠Ｌ−レベルになるまで（すなわち負のパ
ルスが印加されるまで）“Ｌ”レベルの状態を保持し、
水平同期信号を受けつける構成としている。第６図の実
施例においては、Ｒ，８−ＦＦ２２のセット端子Ｓへの
入力は負のパルスである制御パルスＲ８Ｆであり、信号
ＶＨＷのパルスはこの場合第７図中のＶＨＷ−Ｖで示す
ようになる。すなわち、正常な水平同期信号のパルスが
インバータ１７及びＮＯＲ回路１８を介してカウンタ１
９に印加され、制御パルスＲ８Ｐが出力されるまで・Ｌ
・レベルを保持することになる。制御パルスＲ，ＳＰが
几５−ＦＦ２２のセット端子孔に印加されると出力信号
ＶＨＷは・Ｈ・レベルになυ、ＮＯＲ回路１８は以後に
印加されるパルスを受け付けなくなる。

以上で述べたように、第６図の構成例によればＶＴＲで
サーチを行った場合の信号のように垂直同期間の幅が長
（なるなどした、通常と異なる水平同期信号が入力され
念場合でも通常の水平同期信号を入力した場合と同様に
、表示クロック信号ＣＬＫＡと水平同期信号とを即座に
位相同期させることができる。

第８図に第１図中の制御回路６の他の具体的構成例を示
し、第９図の動作波形例を用いて動作を説明する。２３
はＯＲ１回路、２４はＤＦＦ、２５はＲ８−ＦＦである
。

垂直同期信号から形成されるパルスＶＨはＯＲ回路２３
を介してＤＦＦ２４に印加される。ＤＦＦ２４のクロッ
ク端子ＣＫにはＤＦＦ　１　！＋　１，１３２に印加さ
れているクロック信号ＣＬＫＡ　ｔ−反転したクロック
信号ＣＬＫＢが印加されているので、ＤＦＦ２４の出力
パルスＶＨＲはクロック信号ＣＬＫＡ（又はｅＬｘＢ）
の半周期分すなわちΣ水平走査周期だけＶＨから遅れた
パルスとなる。該パルスＶＨＲは遅延回路１６に印加さ
れると共に、Ｒ８−ＦＦ　２５のリセット端子Ｒに印加
される。Ｒ８−ＦＦ２５　　のＱ端子からの出力信号Ｖ
Ｃはリセット端子孔の入力が１１　Ｌ　ｓレベルになる
とリセットされて・Ｈ・レベルになる。ＯＲ回路２′５
の一万の入力がこれによフ＠Ｈ”レベルとなるので、Ｏ
Ｒ回路２３は以後印加されるパルスを受け付けなくなる
。遅延回路１６に入力されたパルスＶＨＲは所定の時間
だけ遅延されてパルスＶＨＤが出力される。該ノ（ルス
ＶＨＤはＮＯＲ回路１８及びＲ８−Ｆ’Ｆのセット端子
Ｓに印加されろ。これによ、９Ｒ８−ＦＦ２５のセット
端子Ｓは“Ｌ”レベルとなり出力信号ＶＣは“Ｌルベル
にセットされる。以上で説明した動作によって信号ＶＣ
としては第９図に示すような波形が得られることになる
。前記の信号ＶＣが°Ｈ″レベルになっている期間はＯ
Ｒ回路２３はもう一万の入力端子にパルスが印加されて
もこれを受け付けない。

以上で説明したように、第８図の構成例によれば、垂直
同期信号の立上９部分金利用して形成されるパルスが１
パルス入力されると以後は所定の期間パルスを受け付け
なくすることができろ。これにより、ゴースト現象を起
こした放送信号が入力された場合等のように垂直同期信
号のパルスが２回印加されるような場合でも最初の１パ
ルスだけ受け付けるようにできるので、誤ったタイミン
グで制御パルスＲ８Ｆが出力されることはない。従って
、第３図又は第６図の場合では前記ゴースト現象を起し
た放送信号を入力した場合、表示画像が縦ゆれ等の現象
を起こす可能性があるのに対し、第８図の場合ではゴー
スト現象を起した放送信号１を入力した場合でも正常に
画像を表示することができる。

第１０図に本発明の他の一実施例金示し、第１１図の動
作波形例を用いて動作を説明する。第１０図中の１００
は位相比較器でちゃ、信号ＦＣＣによってその動作が制
御されるものである。

水平同期信号の垂直帰線期間においては水平同期パルス
に代って水平同期パルスよジパルス幅が狭く水平同期周
波数の２倍の周波数でくり返す等価パルス及び切込パル
スがあるだけなので本発明で行っているよ５な分周器５
の動作制御を行わないＰＬＬ回路では垂直帰線期間中に
水平同期信号と表示クロック信号ＣＬＫＡとの位相がず
れてしまう。

第１０図の実施例においては、信号ＦＣＣによって位相
比較器１００の動作を制御し、垂直帰線期間中は出力を
ハイインピーダンスにしてローパスフィルタ２に影響を
与えないようにしている。このためローパスフィルタ２
の出力電圧は垂直帰線期間中は一定となυ、従って電圧
制御発Ｓ器３の出力信号の周波数が一定となる。これに
より、分周器４の出力であるクロック信号ＣＬＫＡの位
相は垂直帰線期間中は変化しない。

以上で説明したように、垂直帰線期間中はクロック信号
ＣＬＫＡの位相が変化しないので、垂直帰線期間終了後
の水平同期信号とクロック信号ＣＬＫＡの位相のずれを
少な（することができる。これにより、通常は分周器４
０分周動作開始を制御することによって所定のタイミン
グで水平同期信号とクロック信号ＣＬＫＡとを即座に位
相同期させることができる。例えば第３図の構成の制御
回路を用いた場合、パルス信号ＶＨＤのパルス幅は固定
されている。従って弱電界信号を入力した場合等はノイ
ズのためにパルス信号ＨＲのパルス幅が狭くなるなどし
て正常な信号とは判別されない場合が考えられる。この
場合は制御パルスＲ８Ｐが出力されない。パルス信号Ｖ
ＨＤが・Ｈルベルになってしまつ之後は次に垂直帰線期
間になるまで、水平同期信号を受け付けない恵め、この
期間は水平同期信号とクロック信号ＣＬＫＡと即座に位
相同期させることはできない。これに対し、第１０図の
実施例では水平同期信号にノイズがあって制御パルスＲ
８Ｐが出力されないような場合でも水平同期信号とクロ
ック信号ＣＬＫＡとの位相のずれは小さいことから短時
間で位相を同期させることができる。

〔発明の効果〕

本発明によれば、垂直同期信号に同期したタイミングで
表示クロック信号を即座に水平同期信号に同期させるこ
とができるので、垂直帰線期間終了後、所定のタイミン
グで即座に水平同期信号と表示クロック信号とを同期さ
せられると共に、その動作がノイズに対して安定なＰＬ
Ｌ回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は第１因の
動作波形図、第３図、第６図、第８図は第１図中の制御
回路の具体的得成例を示す回路図、第４図と第５図は第
３図の回路の動作例を示す波形図、＠７図、第９図はそ
れぞれ第６図、第８図の回路の動作例を示す波形図、第
１０図は本発明の他の一実施例の構成図、第１１図は第
１０図の動作例を示す波形図である。 １・・・同期分離回路、２・・・位相比較器、６・・・
ローパスフィルタ、４・・・電圧制御発掘器、５・・・
分周器、６・・・制御回路、７・・・画像表示回路、１
５１．１３２．２１゜２４・・・Ｄ７リツプフロツプ、
１４・・・ＮＡＮＤ回路、１５．１７．２０・・・イン
バータ、１６・・・遅延回路、１８・・・ＮｏＲｌ回路
、１９　・・・カウンタ、２２．２５・・・Ｒ，Ｓフリ
ップフロップ、２３・・・ＯＲ回路、Ｈｓｙｎｃ・・・
水平同期信号、ｖｓｙｎｃ・・・垂直同期信号、ＣＬＫ
Ａ・・・表示り ｙ　り　イ言号。 第 図 第 図 第 思 第 図 ＳＰ 第 図 第 図 第 図 篤 δ 閃 箭 図 見 図

Claims (1)

1. 【特許請求の範囲】 １、クロック信号を出力する電圧制御発振器と、前記電
   圧制御発振器の出力クロック信号を所定の分周比で分周
   する分周器と、前記分周器の出力である表示クロック信
   号とＴＶ信号の水平同期信号との位相比較を行う位相比
   較器を有し、前記位相比較器の出力である比較誤差信号
   がローパスフィルタを介して前記電圧制御発振器に制御
   電圧として印加され、前記表示クロック信号と水平同期
   信号とが位相同期するよう接続されたＰＬＬ回路におい
   て、前記分周器の動作を所定の状態に設定する制御信号
   を印加する制御手段が設けられ、前記分周器が所定の状
   態に設定された後、前記分周器の分周動作をＴＶ信号の
   垂直同期信号に同期してあらためて行わせるようにした
   ことを特徴とするＰＬＬ回路。 ２、請求項１記載の制御手段は、ＴＶ信号の垂直同期信
   号後の所定の期間に入力される水平同期信号に基づいて
   パルス信号を形成すると共に、前記水平同期信号に基づ
   いて形成したパルス信号のパルス幅を判別する判別手段
   を有し、前記水平同期信号パルスが所定の値以上のパル
   ス幅を有することを判別した後に、制御信号を出力する
   構成としたことを特徴とするＰＬＬ回路。 ３、請求項１又は２記載の制御手段はＴＶ信号の垂直同
   期信号後に入力される水平同期信号に基づいてパルス信
   号を形成すると共に、前記水平同期信号に基づいて形成
   したパルス信号のパルス幅を判別する判別手段を有し、
   前記判別手段は前記水平同期信号に基づいて形成したパ
   ルス信号のパルスが所定の値以上のパルス幅を有するこ
   とが前記判別手段によつて判別されるまで前記水平同期
   信号を受け付け、前記水平同期信号に基づいて形成した
   パルス信号が所定の値以上のパルス幅を有することを判
   別して後は、次に垂直帰線期間になるまで水平同期信号
   を受け付けない構成としたことを特徴とするＰＬＬ回路
   。 ４、請求項１、２又は３のいずれかに記載の制御手段は
   、分周器の動作開始を同期して行わせる垂直同期信号の
   パルスが１パルス入力されると、以後の所定の期間は垂
   直同期信号が入力されない構成としたことを特徴とする
   ＰＬＬ回路。 ５、請求項１、２、３又は４のいずれかに記載の制御手
   段において、前記制御手段は入力垂直同期信号に基づい
   て、前記分周器の出力クロック信号に同期したタイミン
   グで所定の幅のパルス信号を形成するパルス信号形成手
   段、及び前記パルス信号形成手段の出力パルス信号を所
   定の時間遅延させる遅延回路を有すると共に、前記遅延
   回路には、前記パルス信号を所定の時間遅延させるため
   に前記パルス信号形成手段に印加するクロック信号とほ
   ぼ１８０°位相の異なるクロック信号を印加する構成と
   したことを特徴とするＰＬＬ回路。 ６、クロック信号を出力する電圧制御発振器と、前記電
   圧制御発振器の出力クロック信号を所定の分周比で分周
   する分周器と、前記分周器の出力である表示クロック信
   号とＴＶ信号の水平同期信号との位相比較を行う位相比
   較器を有し、前記位相比較器の出力である比較誤差信号
   がローパスフィルタを介して前記電圧制御発振器に制御
   電圧として印加され、前記表示クロック信号と水平同期
   信号とが位相同期するようになされたＰＬＬ回路におい
   て、前記分周器及び位相比較器の動作を制御する制御手
   段が設けられ、前記位相比較器がＴＶ信号の垂直帰線期
   間付近において所定の期間出力をハイインピーダンス状
   態にすると共に、前記分周器の分周動作が垂直同期信号
   に同期して開始するようにしたことを特徴とするＰＬＬ
   回路。