JPH10285427A - 垂直同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 水平走査周波数が１００ＫＨｚを越え、その
変化範囲が広くても、垂直同期信号に安定に同期してジ
ッタのない出力パルスが得られる垂直同期回路を提供す
る。 【解決手段】 ＶＣＯ２２の発振出力パルスをＰＬＬ回
路２０の外に設けた分周器２５で分周し、それをカウン
タ２６のクロックパルス２として用いる。一方、分周器
２５とカウンタ２６を垂直同期信号３に同期したエッジ
パルス５でリセットして、クロックパルス２をカウント
する。このカウント値を予め設定してパルス幅を決め、
パルス発生器３４により垂直同期信号３に同期したパル
ス出力１４を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータのディ
スプレイや情報機器のモニタおよびテレビジョン受像機
において使用される垂直同期回路に関する。

【０００２】

【従来の技術】近年、コンピュータがあらゆる分野の業
務に使用され、普及すると共に、そのディスプレイ画面
は、大型化し、高解像度化が進んでいる。それに伴い、
ディスプレイで使用されている水平走査周波数は１００
ＫＨｚを越えるようになってきている。当然のことなが
ら、水平走査周波数が高くなればなるほど、偏向系回
路、デバイスの性能、信頼性、安定性を維持することが
難しくなる。そして、コンピュータのディスプレイは、
静止画像を画面間近で見る場合が多く、画像にジッタが
あれば、大変気になるものである。これは、垂直同期系
の安定性に関連している。このような問題を解決するた
めに、コンピュータのディスプレイでは、一般のカラー
テレビジョン受像機に使用されている比較的簡単な同期
分離回路と水平、垂直発振、偏向回路の構成はとらず、
たとえば、垂直偏向系で必要とする垂直ブランキングパ
ルスや画歪補正用波形形成の基になるパルスは図１０の
ブロック図に示すような回路で形成される。

【０００３】以下、図１０と各回路の信号のタイミング
を示す図１１を参照して、従来のコンピュータのディス
プレイにおける垂直同期回路の説明をする。水平同期系
のＰＬＬ回路２０は、位相比較器２１とＶＣＯ（電圧制
御発振器）２２と分周器２３で構成されるが、コンピュ
ータのディスプレイの場合、インターレースとノンイン
ターレース走査のいずれかあるいは両方で使用されるた
めに、カウンタは、少なくとも水平走査周波数の２倍以
上でカウントアップさせなければいけないので、ＶＣＯ
２２の出力を分周した分周器２３の出力を水平走査周波
数の２倍とし、この出力をカウンタ２６のクロックパル
ス２として使用している。したがって、分周器２３の出
力をさらに２分の１に分周する１／２器２４で水平走査
周波数まで落として、位相比較器２１に入力して、水平
同期信号１と位相比較し、同期をとっている。

【０００４】そして、垂直ブランキングパルスや偏向歪
の補正波形発生用のタイミングパルスなど所望の垂直同
期信号３に同期した垂直同期パルス１４を以下のように
して形成する。垂直同期信号３は、シンクセパレータ２
７により垂直同期成分のみとりだし、さらにその出力で
あるシンクセパレータ出力４はエッジ検出回路２８でそ
の立ち上がり波形をとらえてエッジパルス５として整形
され、このエッジパルス５をカウンタ２６のリセット入
力として用いる。これにより、カウンタ２６のカウンタ
データ６は、図１１に示すように、垂直同期信号３の先
頭より少し遅れた位置（（図１１のＡ）で０にリセット
され、その後、クロックパルス２によって水平走査周波
数の２倍でカウントアップするようになる。さらに、こ
のカウンタ２６のカウンタデータ６を予め設定しておい
た２種類のパルス幅データ７、８と比較し、カウンタデ
ータ６がそれと一致した時に、比較結果を出力するよう
なデータ比較器３１、３２をパルス幅データ７、８に対
応して用意する。この比較結果に応じた比較パルス１
０、１１をＲＳフリップフロップなどで構成されるパル
ス発生器３４に入力することにより、所望の垂直同期パ
ルス１４が得られる。

【０００５】ところで、シンクセパレータ２７は低域通
過フィルタ（ＬＰＦ）等で構成されるために、カウンタ
２６のリセットに用いるエッジパルス５は、図１１に示
すように、垂直同期信号３の入力からＬＰＦの帯域で決
まる特定の時定数Ｔだけ遅れる（図１１のＡ）。しかる
に、コンピュータ本体から出力される水平同期信号には
様々な周波数が存在する。ちなみに、市販のコンピュー
タのディスプレイではおおよそ１５ＫＨｚ〜１３０ＫＨ
ｚ位の水平走査周波数が使用されている。このために、
カウンタ２６をリセットするエッジパルス５のタイミン
グ（図１１のＡ）がカウンタ２６のクロックパルス２の
最初の立ち上がり位置と重なる、あるいは僅かに前後す
ることがある。図１２（１）はエッジパルス５がクロッ
クパルス２の立ち上がり直後のタイミングにあり、図１
２（２）はエッジパルス５がクロックパルス２の立ち上
がり直前のタイミングにある時のカウンタ２６のカウン
トアップのタイミングを示している。この図から判かる
ように、カウンタ２６のリセットパルスとクロックパル
ス２の立ち上がりタイミングにより、カウントアップの
タイミングがクロックパルス１サイクル分ずれる現象が
発生する。このように、リセットパルスのタイミングが
図１２（１）と（２）のケースの境界間際にあると、所
望の垂直同期パルス１４の出力タイミングがクロックパ
ルス１サイクル分だけジッタするようになる。これは、
たとえば、垂直同期パルス１４を偏向補正波形発生用の
タイミングパルスとして用いる場合、クロックパルス２
は水平走査周波数の２倍であるために、偏向補正波形に
水平走査線の２分の１のジッタが生じることになり、実
用上大変大きな問題になってしまう。

【０００６】このジッタを避けるために、図１１に示す
タイミングＡとＢとの位相差を検出し、位相が近い場合
にはカウンタ２６をクロックパルスの立ち下がりエッジ
でカウントアップさせ、位相が遠い場合にはカウンタ２
６をクロックパルス２の立ち上がりエッジでカウントア
ップさせるような方式を採用したものもあるが、この場
合においても、位相の遠い近いを判別する結果自体がジ
ッタして、垂直同期パルスの立ち上がり、およびその幅
が、水平走査線の４分の１分ジッタする可能性がある。

【０００７】以上の問題点は、垂直同期信号の代わりに
垂直のリトレースパルスを用いた場合も同様である。ま
た、同期入力として、水平同期信号の代わりにフライバ
ックパルスを用いた場合、最近のコンピュータディスプ
レイはフライバックパルスの位相をユーザーが可変でき
るように設計されているため、さらにジッタする危険性
が高くなる。

【０００８】つぎに、図１０に示す垂直同期回路はディ
スプレイの同期信号入力にセパレートシンクを使用する
場合を想定しているが、コンポジット信号をシンクセパ
レータ２７でもって分離して、垂直同期信号をとりださ
なければならない場合、通常、このシンクセパレータ２
７は、図１３に示すような簡単な低域通過フィルタ（Ｌ
ＰＦ）とコンパレータで構成されていることが多いため
に、図１４に示すように、信号の周波数によっては、垂
直同期信号の後の水平同期信号の積分値（ＬＰＦは一種
の積分器）の一部がシンクセパレータ２７内の比較器
（図１３参照）でリファレンス電圧と比較された時に引
っかかり、シンクセパレータ出力４に垂直同期信号が１
フィールド中２回現れることになる。このシンクセパレ
ータ出力４が２回出力されると、エッジ検出回路は、通
常図１３に示すようなＤ型フリップフロップを２段接続
した回路構成で、単純にシンクセパレータ出力４の立ち
上がりを検出するだけなので、図１４に示すように、こ
の２つのパルスによって２つのエッジパルスが出力され
てしまう。この２つ目のエッジパルスによってカウンタ
２６が再リセットされると、カウンタのカウント数が乱
れ、回路全体の誤動作を引き起こす。

【０００９】

【発明が解決しようとする課題】本発明は上述のような
問題を解決するためになされたもので、水平走査周波数
が１００ＫＨｚを越え、その変化範囲が広くても、垂直
同期信号に安定に同期してジッタのない出力パルスが得
られる垂直同期回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】上述の目的を達成するた
めに、請求項１記載の垂直同期回路は、電圧制御発振器
と電圧制御発振器の出力を分周する第１の分周器とさら
に２分の１に分周する第２の分周器と位相比較器とを備
えた水平同期信号用ＰＬＬ回路と、垂直同期信号のエッ
ジを検出するエッジ検出回路と、電圧制御発振器の出力
を分周する第３の分周器と、この垂直同期信号に同期し
たパルスをカウントするカウンタと、このカウンタのカ
ウント値を所望のパルス幅に応じて設定し、所望の垂直
同期パルスを出力するパルス発生手段とを具備する垂直
同期回路において、エッジ検出回路の出力パルスでもっ
て、第３の分周器の出力パルスを垂直同期信号に同期さ
せると共に、カウンタのカウント値をリセットすること
を特徴とするものである。

【００１１】請求項２記載の垂直同期回路は、電圧制御
発振器と電圧制御発振器の出力を分周する第１の分周器
とさらに２分の１に分周する第２の分周器と位相比較器
とを備えた水平同期信号用ＰＬＬ回路と、垂直同期信号
のエッジを検出するエッジ検出回路と、電圧制御発振器
の出力を分周する第３の分周器と、この垂直同期信号に
同期したパルスをカウントするカウンタと、このカウン
タのカウント値を所望のパルス幅に応じて設定し、所望
の垂直同期パルスを出力するパルス発生手段とカウンタ
のカウント値を疑似エッジパルスの発生タイミングに応
じて設定し、疑似エッジパルスの発生を防止する疑似パ
ルスマスク手段とを具備する垂直同期回路において、こ
の疑似パルスマスク手段にて選別されたエッジ検出回路
の出力パルスでもって、第３の分周器の出力パルスを垂
直同期信号に同期させると共に、カウンタのカウント値
をリセットすることを特徴とするものである。

【００１２】請求項３記載の垂直同期回路のパルス発生
手段は、カウンタのカウンタデータと所望のパルス幅に
応じて設定した第１のカウント値とを比較する第１のデ
ータ比較器と、カウンタのカウンタデータと所望のパル
ス幅に応じて設定した第２のカウント値とを比較する第
２のデータ比較器と、第１のデータ比較器の出力パルス
と第２のデータ比較器の出力パルスでもって、所望のパ
ルス幅を有する垂直同期パルスを形成するパルス発生器
とを具備することを特徴とするものである。

【００１３】請求項４記載の垂直同期回路のパルス発生
手段は、カウンタのカウンタデータと所望のパルス幅に
応じて設定した第１のカウント値とを比較する第１のデ
ータ比較器と、この第１のデータ比較器の出力パルスと
エッジ検出回路の出力パルスでもって、所望のパルス幅
を有する垂直同期パルスを形成するパルス発生器とを具
備することを特徴とするものである。

【００１４】請求項５記載の垂直同期回路の疑似パルス
マスク手段は、エッジ検出回路の出力パルスとマスクパ
ルス形成回路の出力パルスを入力パルスとするスイッチ
回路と、カウンタのカウンタデータと所望のパルス幅に
応じて設定した第３のカウント値とを比較する第３のデ
ータ比較器と、第３のデータ比較器の出力パルスとスイ
ッチ回路で選別されたエッジ検出回路の出力パルスでも
って、所望のパルス幅を有するマスクパルスを形成する
マスクパルス形成回路とを具備することを特徴とするも
のである。

【００１５】請求項６記載の垂直同期回路のパルス発生
手段は、カウンタのカウンタデータと所望のパルス幅に
応じて設定した第１のカウント値とを比較する第１のデ
ータ比較器と、第１のデータ比較器の出力パルスと疑似
パルスマスク手段にて選別されたエッジ検出回路の出力
パルスでもって、所望のパルス幅を有する垂直同期パル
スを形成するパルス発生器とを具備することを特徴とす
るものである。

【００１６】請求項７記載の垂直同期回路は、エッジ検
出回路の入力信号として、シンクセパレータ出力の垂直
同期信号を使用することを特徴とするものである。

【００１７】このように、第３の分周器とカウンタを垂
直同期信号に同期した同一のリセットパルスでリセット
することにより、カウンタのカウントアップのタイミン
グが一定して、ばらつきがなくなる。また、垂直同期信
号の後に発生しやすい疑似エッジパルスをマスクするパ
ルスを形成して、不要パルスをマスクすることにより、
垂直同期信号に同期したトリガーパルスを安定に形成す
ることができ、このトリガーパルスとパルス発生器によ
り所望のパルス幅の垂直同期パルスが得られる。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態につい
て、コンピュータのマルチスキャン型ディスプレイに使
用する垂直同期回路を例に図面を参照して詳細に説明す
る。

【００１９】第１の実施の形態例 図１は本発明の実施の一形態例の垂直同期回路の構成を
説明するブロック図である。図２はこの垂直同期回路の
各部における各信号のタイミングを示すタイミングチャ
ートである。図３はクロックのリセット動作を説明する
タイミングチャートである。なお、従来の技術で記した
ものと同一の信号または同一機能を有する回路は、同一
の参照符号を付した。

【００２０】本発明の垂直同期回路に用いる水平同期信
号用ＰＬＬ回路２０はＶＣＯ２２と、分周器２３と、１
／２器２４と位相比較器２１とを備えている。そして、
本実施の形態例の垂直同期回路は、このＰＬＬ回路２０
と、垂直同期信号３を分離するシンクセパレータ２７
と、シンクセパレータ出力４のエッジを検出するエッジ
検出回路２８と、ＶＣＯ２２の出力を分周する分周器２
５と、その出力をクロックパルスとして使用するカウン
タ２６と、パルス発生手段２９ａで構成される。そし
て、本実施の形態例のパルス発生手段２９ａはカウンタ
２６のカウンタデータ６と所定のデータとを比較する２
つのデータ比較器３１、３２と、このデータ比較器３
１、３２の出力をトリガーパルスとして使用するパルス
発生器３４を具備している。

【００２１】つぎに、本発明の垂直同期回路の動作およ
びその波形タイミングを説明する。ＶＣＯ２２で作られ
た約３２ＭＨｚのクロック信号は分周器２３により水平
走査周波数の２倍の周波数まで分周され、さらに１／２
器２４により水平走査周波数と同じ周波数に落とされ、
水平同期信号１と共に位相比較器２１に入力される。こ
こで、水平同期信号１との位相誤差分が出力され、ＶＣ
Ｏ２２の発振周波数を制御する。このようにして作られ
たＶＣＯ２２の発振出力は、分周器２３と同一分周比を
有する分周器２５に入力され、水平走査周波数の２倍の
周波数まで分周されるが、上述の回路動作により、この
信号は水平同期信号１に同期したものとなる。

【００２２】一方、垂直同期信号３は、シンクセパレー
タ２７でノイズ等を除去され、低域成分の垂直同期信号
がとりだされる。これにより、シンクセパレータ出力４
は、図２に示すように、シンクセパレータ２７が低域通
過フィルタを形成するために、垂直同期信号３よりＴ１
だけ遅れたタイミングのパルスとなる。つぎに、エッジ
検出回路２８は、このシンクセパレータ出力４の立ち上
がりをとらえて、エッジパルス５を形成し、分周器２５
とカウンタ２６のリセットパルスとして供給する。

【００２３】分周器２５は、図３に示すように、エッジ
パルス５の立ち下がりでリセットされ（図３のＣ）、リ
セット解除後のＶＣＯ２２の最初の発振パルスの立ち上
がり位置（図３のＤ）で立ち上がるようになっている。
したがって、分周器２５の出力、すなわち、カウンタ２
６のクロックパルス２は垂直同期信号３と同期する。そ
して、リセット後のクロックパルス２の最初の立ち上が
りの位置は、必ずエッジパルスの位置からＴ２だけ遅れ
た位置に来る。カウンタ２６はこのクロックパルス２を
用いてカウントすることから、水平走査周波数、垂直走
査周波数、あるいは水平同期信号と垂直同期信号との位
相関係が変化しても、カウントアップし始める位置は、
図２に示すように、常に垂直同期信号からＴ１＋Ｔ２だ
け遅れた位置に固定される。したがって、従来回路のよ
うに、カウント開始の位置がクロックパルス１個分ずれ
たりして、ジッタを生じることがなくなる。

【００２４】カウントアップし始めたカウンタデータ６
はまず、データ比較器３１で、予め蓄積されたパルス幅
データ７と比較され、たとえば、パルス幅データ７の設
定データが１であれば、カウント値１で比較パルス１０
を出力する。同様に、カウンタデータ６とパルス幅デ−
タ８との比較により、データ比較器３２は、たとえば、
カウント値３で比較パルス１１を出力する。この比較パ
ルス１０、１１をＲＳフリップフロップで構成されるパ
ルス発生器３４に入力し、所望のパルス幅を有する出力
パルスを形成する。これは、当然垂直同期信号３に同期
しており、ジッタのない垂直同期パルス１４となる。

【００２５】なお、Ｔ２はＶＣＯ２２の発振パルス１個
分乃至２個分であり、ＶＣＯ発振パルス１個分ジッタす
る虞がある。したがって、垂直同期パルス１４にはＶＣ
Ｏ２２の発振パルス１個分のジッタが生じる虞がある
が、ＶＣＯ発振周波数は水平走査周波数よりも十分速く
できるため、実用上の問題にはならない。

【００２６】また、本実施の形態例ではエッジパルス５
でカウンタ２６のカウント値を０にリセットしたが、カ
ウンタの初期設定値を特定の値に設定し、エッジパルス
５をカウンタ２６のロード端子に入力し、特定の設定値
よりカウントを開始する方式も可能である。

【００２７】第２の実施の形態例 本実施の形態例は第１の実施の形態例のパルス発生手段
２９ａのみが異なる回路構成である。すなわち、図４に
示すように、パルス発生手段２９ｂは、第１の実施の形
態例におけるパルス幅データ８とデータ比較器３２を廃
して、比較パルス１１の代わりにエッジパルス５をパル
ス発生器３４を構成するＲＳフリップフロップのＲ端子
に入力する。本回路の動作形態は第１の実施の形態例と
同じであり、図５に示すタイミングで各部にパルスを発
生する（図５では、パルス幅データ７の設定データを４
とした）。そして、エッジパルス５の立ち下がりに同期
し、且つ所定のパルス幅を有する垂直同期パルス１４が
パルス発生器３４の出力として得られる。

【００２８】第３の実施の形態例 第１、第２の実施の形態例で述べた回路構成は、シンク
セパレータ２７が正しく垂直同期信号のみを分離し、従
来の技術で述べたような不要な疑似パルスを含まない正
しいエッジパルス５が得られることが必須である。たと
えば、第１、第２の実施の形態例のように、ディスプレ
イへの同期信号入力がセパレートタイプで、シンクセパ
レータ２７へ直接垂直同期信号が入力される場合は問題
ない。しかるに、それがコンポジット信号で供給される
と、従来の技術で述べたように、マルチスキャン型ディ
スプレイの場合、シンクセパレータ２７のＬＰＦ（図１
３参照）の時定数と水平走査周波数等の関係で、偽のシ
ンクセパレータパルスが出力されることがある。この偽
のシンクセパレータパルスによる誤動作を防止するため
に、図６に示すマスク手段３０を第１の実施の形態例の
垂直同期回路に付加したのが本実施の形態例である。し
たがって、基本となる垂直同期パルス１４の形成方法は
第１の実施の形態例と同じであるから、偽のシンクセパ
レータパルスをマスクして正しいエッジパルス５のみを
形成する方法についてのみ述べる。

【００２９】本実施の形態例の構成を図６に示す。マス
ク手段３０は、３つ目のデータ比較器３３と、ＲＳフリ
ップフロップからなるパルス発生器３５とＤ型フリップ
フロップのＤ−ＦＦ３６で構成されるマスクパルス形成
回路４０と、ＯＲ回路３７とで構成される。カウンタデ
ータ６はマスクしたい期間に応じたパルス幅データ９と
データ比較器３３で比較され、比較パルス１２が出力さ
れる。これらのタイミングを図７に示す。この比較パル
ス１２と、リセットパルスとなるエッジパルス５ａをＲ
Ｓフリップフロップで構成されたパルス発生器３５の
Ｓ、Ｒ端子に入力し、ＸＱ端子にマスク期間に対応した
パルスを発生する。このパルスを水平走査周波数を制御
し発振しているＶＣＯ２２の発振出力をクッロクパルス
とするＤ−ＦＦ３６に入力して、クロックパルス１サイ
クル分、パルスを遅延させる。これにより、Ｄ−ＦＦ３
６のＱ端子にエッジパルス５ａの立ち下がりより僅かに
遅れたタイミングで始まるマスクパルス１３を得る。こ
のマスクパルス１３をエッジパルス５ａの立ち下がりよ
り僅かに遅らせる理由は、つぎのＯＲ回路３７でエッジ
パルス５ａとマスクパルス１３によりＯＲ論理をとる
際、マスクパルス１３の立ち上がり時点がエッジパルス
の立ち下がり時点と重なり、不具合、たとえば不要なひ
げ状のパルスの発生を防ぐためである。

【００３０】つぎに、上述のマスクパルス１３と、図７
に示すような、疑似のエッジパルスを含むエッジパルス
５は、ＯＲ回路３７でもって、ＯＲ操作されて、不要な
疑似エッジパルスが排除され、ＯＲ回路３７の出力側に
正しいエッジパルス５ａを得る。以下、このエッジパル
ス５ａを分周器２５およびカウンタ２６のリセットパル
スとして用い、パルス発生器３４の出力に所望の垂直同
期パルス１４を得る動作は、第１の実施の形態例と同じ
である。

【００３１】第４の実施の形態例 第３の実施の形態例のマスクパルス形成回路４０では、
ＲＳフリップフロップとＤ型フリップフロップを使用し
てマスクパルス１３を形成したが、同様の動作は、ＪＫ
型フリップフロップを用いても可能である。図８はその
回路構成を示している。ＪＫ型フリップフロップで構成
するＪＫ−ＦＦ３９のクロックパルスは、第３の実施の
形態例と同様に、ＶＣＯ２２の発振出力パルスを用いて
この１サイクル分だけマスクパルス１３をエッジパルス
５の立ち下がりより遅らせる。なお、ＪＫ−ＦＦ３９の
Ｊ、Ｋ端子の前段にインバータ３８がそれぞれ接続され
ているが、Ｊ、Ｋ端子への入力の位相を合わせるため
に、ここで比較パルス１２およびエッジパルス５ａの位
相を反転している。その他の動作は第３の実施の形態例
と同様なので、説明を省略する。

【００３２】第５の実施の形態例 第２の実施の形態例において、垂直同期パルス１４を形
成するパルス発生器３４のＲ端子の入力信号として、エ
ッジ検出回路２８の出力であるエッジパルス５を用いた
が、同じ機能を果たす第３、第４の実施の形態例で説明
したエッジパルス５ａを代替に使用すれば、疑似エッジ
パルス等で誤動作する虞のない、より安定な垂直同期回
路を構成することができる。無論、このエッジパルス５
ａは分周器２５やカウンタ２６のリセットパルスとして
も活用することは言うまでもない。

【００３３】以上、本発明の実施の形態例を説明した
が、本発明は、この実施の形態例に何ら限定されるもの
ではない。たとえば、垂直同期信号の代わりに垂直のリ
トレースパルスを用い、水平同期信号の代わりにフライ
バックパルスを用いることも可能である。また、本発明
の実施の形態例のカウンタ２６においては、クロックパ
ルス２を直接カウントする方式を採用したが、図９
（ａ）に示すように、カウンタ２６のクロックパルスと
してＶＣＯ２２の発振出力パルスを用い、このＶＣＯ２
２の発振出力パルスと分周器２５の出力パルスで分周器
２５の出力パルスに同期したパルスをカウントパルス発
生回路内で形成し、このパルスをカウンタのイネーブル
端子ＥＮに入力し、これをカウントアップする方式でも
よい。この時の各パルスのタイミングを図９（ｂ）に示
す。

【００３４】なお、本発明の実施の形態例としては、コ
ンピュータディスプレイを前提に説明してきたが、最近
のハイビジョンやディジタルテレビ等のＨＤテレビ受像
機や精度の高い同期を必要とする産業用情報機器にも応
用可能である。

【００３５】

【発明の効果】以上説明したように本発明によれば、水
平同期信号、垂直同期信号の周波数、位相関係如何に拘
わらず、カウンタのクロックパルスは垂直同期信号に同
期しており、カウンタは垂直同期信号の始まりから特定
の時間後安定してカウントアップを開始するので、位
相、幅等のジッタが大幅に軽減された垂直同期および垂
直ブランキングパルス等に使用可能な垂直同期パルスを
形成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態例の垂直同期回路の
構成を説明するブロック図である。

【図２】第１の実施の形態例の垂直同期回路の各部にお
ける各信号を説明するタイミングチャートである。

【図３】第１の実施の形態例のクロックのリセット動作
を説明するタイミングチャートである。

【図４】第２の実施の形態例の垂直同期回路の構成を説
明するブロック図である。

【図５】第２の実施の形態例の垂直同期回路の各部にお
ける各信号を説明するタイミングチャートである。

【図６】第３の実施の形態例の垂直同期回路の構成を説
明するブロック図である。

【図７】第３の実施の形態例の垂直同期回路の各部にお
ける各信号を説明するタイミングチャートである。

【図８】第４の実施の形態例の垂直同期回路の構成を説
明するブロック図である。

【図９】カウンタのカウント方式を説明するブロック図
である。

【図１０】従来の垂直同期回路の構成を説明するブロッ
ク図である。

【図１１】従来の垂直同期回路の各部における各信号を
説明するタイミングチャートである。

【図１２】従来の垂直同期回路のジッタを説明するタイ
ミングチャートである。

【図１３】シンクセパレータとエッジ検出回路の構成を
説明するブロック図である。

【図１４】シンクセパレータとエッジ検出回路のタイミ
ングチャートである。

【符号の説明】

１…水平同期信号、２…クロックパルス、３…垂直同期
信号、４…シンクセパレータ出力、５，５ａ…エッジパ
ルス、６…カウンタデータ、７，８，９…パルス幅デー
タ、１０，１１，１２…比較パルス、１３…マスクパル
ス、１４…垂直同期パルス、２０…ＰＬＬ回路、２１…
位相比較器、２２…ＶＣＯ、２３，２５…分周器、２４
…１／２器、２６…カウンタ、２７…シンクセパレー
タ、２８…エッジ検出回路、２９ａ，２９ｂ…パルス発
生手段、３０…マスク手段、３１，３２，３３…データ
比較器、３４，３５…パルス発生器、３６…Ｄ−ＦＦ、
３７…ＯＲ回路、３８…インバータ、３９…ＪＫ−Ｆ
Ｆ、４０…マスクパルス形成回路。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 電圧制御発振器と、該電圧制御発振器の
   出力を分周する第１の分周器と、該第１の分周器の出力
   を２分の１に分周する第２の分周器と、該第２の分周器
   の出力と水平同期信号を比較する位相比較器とを具備す
   る水平同期信号用ＰＬＬ回路と、 垂直同期信号のエッジを検出するエッジ検出回路と、 前記電圧制御発振器の出力を分周する第３の分周器と、 前記垂直同期信号に同期したパルスをカウントするカウ
   ンタと、 該カウンタのカウント値を所望のパルス幅に応じて設定
   し、所望の垂直同期パルスを出力するパルス発生手段と
   を具備する垂直同期回路において、 前記エッジ検出回路の出力パルスでもって、前記第３の
   分周器の出力パルスを垂直同期信号に同期させると共
   に、前記カウンタのカウント値をリセットすることを特
   徴とする垂直同期回路。
2. 【請求項２】 電圧制御発振器と、該電圧制御発振器の
   出力を分周する第１の分周器と、該第１の分周器の出力
   を２分の１に分周する第２の分周器と、該第２の分周器
   の出力と水平同期信号を比較する位相比較器とを具備す
   る水平同期信号用ＰＬＬ回路と、 垂直同期信号のエッジを検出するエッジ検出回路と、 前記電圧制御発振器の出力を分周する第３の分周器と、 前記垂直同期信号に同期したパルスをカウントするカウ
   ンタと、 該カウンタのカウント値を所望のパルス幅に応じて設定
   し、所望の垂直同期パルスを出力するパルス発生手段と
   前記カウンタのカウント値を疑似エッジパルスの発生タ
   イミングに応じて設定し、疑似エッジパルスの発生を防
   止する疑似パルスマスク手段とを具備する垂直同期回路
   において、 前記疑似パルスマスク手段にて選別された前記エッジ検
   出回路の出力パルスでもって、前記第３の分周器の出力
   パルスを垂直同期信号に同期させると共に、前記カウン
   タのカウント値をリセットすることを特徴とする垂直同
   期回路。
3. 【請求項３】 請求項１または請求項２記載の垂直同期
   回路において、 前記パルス発生手段は、 前記カウンタのカウンタデータと所望のパルス幅に応じ
   て設定した第１のカウント値とを比較する第１のデータ
   比較器と、 前記カウンタのカウンタデータと所望のパルス幅に応じ
   て設定した第２のカウント値とを比較する第２のデータ
   比較器と、 前記第１のデータ比較器の出力パルスと前記第２のデー
   タ比較器の出力パルスでもって、所望のパルス幅を有す
   る垂直同期パルスを形成するパルス発生器とを具備する
   ことを特徴とする垂直同期回路。
4. 【請求項４】 請求項１記載の垂直同期回路において、 前記パルス発生手段は、 前記カウンタのカウンタデータと所望のパルス幅に応じ
   て設定した第１のカウント値とを比較する第１のデータ
   比較器と、 前記第１のデータ比較器の出力パルスと前記エッジ検出
   回路の出力パルスでもって、所望のパルス幅を有する垂
   直同期パルスを形成するパルス発生器とを具備すること
   を特徴とする垂直同期回路。
5. 【請求項５】 請求項２記載の垂直同期回路において、 前記疑似パルスマスク手段は、 前記エッジ検出回路の出力パルスとマスクパルス形成回
   路の出力パルスを入力パルスとするスイッチ回路と、 前記カウンタのカウンタデータと所望のパルス幅に応じ
   て設定した第３のカウント値とを比較する第３のデータ
   比較器と、 前記第３のデータ比較器の出力パルスと前記スイッチ回
   路で選別された前記エッジ検出回路の出力パルスでもっ
   て、所望のパルス幅を有するマスクパルスを形成する前
   記マスクパルス形成回路とを具備することを特徴とする
   垂直同期回路。
6. 【請求項６】 請求項２記載の垂直同期回路において、 前記パルス発生手段は、 前記カウンタのカウンタデータと所望のパルス幅に応じ
   て設定した第１のカウント値とを比較する第１のデータ
   比較器と、 前記第１のデータ比較器の出力パルスと前記疑似パルス
   マスク手段にて選別された前記エッジ検出回路の出力パ
   ルスでもって、所望のパルス幅を有する垂直同期パルス
   を形成するパルス発生器とを具備することを特徴とする
   垂直同期回路。
7. 【請求項７】 請求項１乃至請求項６のいずれか１項に
   記載の垂直同期回路において、 前記エッジ検出回路はシンクセパレータ出力の垂直同期
   信号を入力信号とすることを特徴とする垂直同期回路。