JP2880187B2 - デジタルテレビジョン受像機 - Google Patents
デジタルテレビジョン受像機Info
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- JP2880187B2 JP2880187B2 JP18468689A JP18468689A JP2880187B2 JP 2880187 B2 JP2880187 B2 JP 2880187B2 JP 18468689 A JP18468689 A JP 18468689A JP 18468689 A JP18468689 A JP 18468689A JP 2880187 B2 JP2880187 B2 JP 2880187B2
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- JP
- Japan
- Prior art keywords
- signal
- clock
- standard
- video signal
- phase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Synchronizing For Television (AREA)
- Processing Of Color Television Signals (AREA)
- Details Of Television Scanning (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、映像信号をデジタル処理して出力するデジ
タルテレビジョン受像機に係り、特に、入力される映像
信号が標準信号か非標準信号かで、同期信号発生回路及
び信号処理回路で用いられるクロックを制御するクロッ
ク発生装置を備えたデジタルテレビジョン受像機に関す
る。
タルテレビジョン受像機に係り、特に、入力される映像
信号が標準信号か非標準信号かで、同期信号発生回路及
び信号処理回路で用いられるクロックを制御するクロッ
ク発生装置を備えたデジタルテレビジョン受像機に関す
る。
近年、テレビジョン受像機の開発が活発化し、従来ア
ナログ回路で信号処理しているビデオ回路をディジタル
回路に置きかえて高画質化を図ったIDTV（Improved Def
inition TV）が実用化されるまでに至っている。
ナログ回路で信号処理しているビデオ回路をディジタル
回路に置きかえて高画質化を図ったIDTV（Improved Def
inition TV）が実用化されるまでに至っている。
このIDTVに用いられているクロック発生・同期偏向回
路の従来回路を第２図に示す。同図において、201は入
力端子,202は位相比較器（PD）,203は低域波器（LP
F）,204は電圧制御発振器（VCO）,205は910分周器,206
は水平出力,207はフライバックトランス（FBT）,208・2
09は分周器である。
路の従来回路を第２図に示す。同図において、201は入
力端子,202は位相比較器（PD）,203は低域波器（LP
F）,204は電圧制御発振器（VCO）,205は910分周器,206
は水平出力,207はフライバックトランス（FBT）,208・2
09は分周器である。
入力端子201に入力された水平同期信号は、位相比較
器202に入力されたもう一方の入力である２分周器208出
力と比較され、その結果が位相差に応じて出力される。
その位相比較器の出力は低域波器203で所定の応答特
性が得られるように波されて電圧制御発振器204に入
力される。電圧制御発振器204は低域波器203出力に応
答した発振周波数をもつ信号を発信する。そして電圧制
御発振器204出力は910分周器205により910分周され２倍
速の水平同期信号205出力が作られる。この水平同期信
号205出力は同時に水平出力回路206へ送られ、水平走査
が行われる。そして水平走査のために偏向ヨークを駆動
した信号はフライバックトランス207で昇圧される。こ
の時フライバックトランスの２次側で発生したフライバ
ックパルスは２分周器208で２分周され位相比較器202へ
入力される。このように202〜208で構成された回路は全
体でフィードバック制御が行われ、入力端子201からの
入力信号に２分周器208出力が位相同期するように制御
される。
器202に入力されたもう一方の入力である２分周器208出
力と比較され、その結果が位相差に応じて出力される。
その位相比較器の出力は低域波器203で所定の応答特
性が得られるように波されて電圧制御発振器204に入
力される。電圧制御発振器204は低域波器203出力に応
答した発振周波数をもつ信号を発信する。そして電圧制
御発振器204出力は910分周器205により910分周され２倍
速の水平同期信号205出力が作られる。この水平同期信
号205出力は同時に水平出力回路206へ送られ、水平走査
が行われる。そして水平走査のために偏向ヨークを駆動
した信号はフライバックトランス207で昇圧される。こ
の時フライバックトランスの２次側で発生したフライバ
ックパルスは２分周器208で２分周され位相比較器202へ
入力される。このように202〜208で構成された回路は全
体でフィードバック制御が行われ、入力端子201からの
入力信号に２分周器208出力が位相同期するように制御
される。
またディジタル処理を行うには水平出力回路206に周
波数が等しい信号である205出力の他に、入力信号の水
平同期に等しい209出力が、205出力を２分周器209で２
分周される事により得られる。
波数が等しい信号である205出力の他に、入力信号の水
平同期に等しい209出力が、205出力を２分周器209で２
分周される事により得られる。
このような従来技術として特開昭64−29174号公報が
ある。
ある。
上記従来技術は、水平周波数が正確には管理されてい
ない種種の機器からの映像信号に対応するために、電圧
制御発振器204のＱの値が低く設定され、発生するクロ
ックの安定度も低いものとなっていた。従って、クロッ
クのジッタが大きいためライン間やフィールド間の画素
の対応が正しくとれずディジタル処理による画質改善効
果も低いものとなっていた。
ない種種の機器からの映像信号に対応するために、電圧
制御発振器204のＱの値が低く設定され、発生するクロ
ックの安定度も低いものとなっていた。従って、クロッ
クのジッタが大きいためライン間やフィールド間の画素
の対応が正しくとれずディジタル処理による画質改善効
果も低いものとなっていた。
本発明は、上記の問題点に鑑みて為されたものであっ
て、その目的は、入力映像信号が標準信号／非標準信号
にかかわらず、それぞれに適した同期信号及びデジタル
処理用のクロックを発生させてデジタル処理による画質
改善効果を向上せしめたデジタルテレビジョン受像機を
提供することにある。
て、その目的は、入力映像信号が標準信号／非標準信号
にかかわらず、それぞれに適した同期信号及びデジタル
処理用のクロックを発生させてデジタル処理による画質
改善効果を向上せしめたデジタルテレビジョン受像機を
提供することにある。
上記目的を達成するための本発明に係るデジタルテレ
ビジョン受像機の第１の特徴は、入力映像信号に含まれ
るカラーバースト信号の整数倍の周波数に同期した第１
のクロック（バーストロッククロック）を発生させる第
１のクロック発生手段と、前記映像信号に含まれる水平
同期信号の整数倍の周波数に同期した第２のクロック
（ラインロッククロック）を発生させる第２のクロック
発生手段と、前記映像信号が標準信号か非標準信号かを
検出する検出手段と、前記第１及び第２のクロックが入
力され、前記検出手段が標準信号を検出したときは前記
第１のクロックを選択し、非標準信号を検出したときは
前記第２のクロックを選択して出力する選択手段と、前
記第２のクロックに基づいて同期信号を発生する同期信
号発生手段と、前記選択手段から出力されたクロックに
基づいて映像信号の信号処理を行う信号処理手段とを備
えたデジタルテレビジョン受像機において、 前記検出手段が標準信号を検出したときに、前記第２
のクロックの位相を前記第１のクロックの位相に位相同
期させる構成の位相制御手段を設けたことにある。
ビジョン受像機の第１の特徴は、入力映像信号に含まれ
るカラーバースト信号の整数倍の周波数に同期した第１
のクロック（バーストロッククロック）を発生させる第
１のクロック発生手段と、前記映像信号に含まれる水平
同期信号の整数倍の周波数に同期した第２のクロック
（ラインロッククロック）を発生させる第２のクロック
発生手段と、前記映像信号が標準信号か非標準信号かを
検出する検出手段と、前記第１及び第２のクロックが入
力され、前記検出手段が標準信号を検出したときは前記
第１のクロックを選択し、非標準信号を検出したときは
前記第２のクロックを選択して出力する選択手段と、前
記第２のクロックに基づいて同期信号を発生する同期信
号発生手段と、前記選択手段から出力されたクロックに
基づいて映像信号の信号処理を行う信号処理手段とを備
えたデジタルテレビジョン受像機において、 前記検出手段が標準信号を検出したときに、前記第２
のクロックの位相を前記第１のクロックの位相に位相同
期させる構成の位相制御手段を設けたことにある。
また、本発明の第２の特徴は、上記のものに、更に位
相制御手段による前記第２のクロックの位相同期制御
を、映像信号の垂直同期信号区間及びその前後の等価パ
ルスが存在する期間以外の期間に実行させる構成の遅延
手段を設けたことにある。
相制御手段による前記第２のクロックの位相同期制御
を、映像信号の垂直同期信号区間及びその前後の等価パ
ルスが存在する期間以外の期間に実行させる構成の遅延
手段を設けたことにある。
この遅延手段に代えて、前記第２のクロック発生手段
の入力側に、映像信号の垂直同期信号区間及びその前後
に存在する等価パルスを抑圧する構成の抑圧手段を設け
てもよいし、その両方を設けてもよい。
の入力側に、映像信号の垂直同期信号区間及びその前後
に存在する等価パルスを抑圧する構成の抑圧手段を設け
てもよいし、その両方を設けてもよい。
〔作用） 上記本発明の第１の特徴では、上記検出手段によっ
て、上記映像信号が所定の規格を満たす標準信号である
か、満たさない非標準信号であるかを検出し、上記映像
信号が標準信号であると検出した時は、上記位相制御手
段を制御する。そして上記位相制御手段は上記ラインロ
ッククロックを上記バーストロッククロックに位相同期
させるようにしている。
て、上記映像信号が所定の規格を満たす標準信号である
か、満たさない非標準信号であるかを検出し、上記映像
信号が標準信号であると検出した時は、上記位相制御手
段を制御する。そして上記位相制御手段は上記ラインロ
ッククロックを上記バーストロッククロックに位相同期
させるようにしている。
ここで、上記信号処理回路に対しては、非標準信号が
入力される場合にはラインロッククロックを、標準信号
が入力される場合にはバーストロッククロックまたはそ
のバーストロッククロックに同期したラインロッククロ
ックを、それぞれ与えている。したがって、信号処理回
路に於いては、標準信号が入力された場合でも、非標準
信号が入力された場合でも最も画質改善効果があるクロ
ックが供給され、高画質化が実現できる。
入力される場合にはラインロッククロックを、標準信号
が入力される場合にはバーストロッククロックまたはそ
のバーストロッククロックに同期したラインロッククロ
ックを、それぞれ与えている。したがって、信号処理回
路に於いては、標準信号が入力された場合でも、非標準
信号が入力された場合でも最も画質改善効果があるクロ
ックが供給され、高画質化が実現できる。
また、同期信号発生回路に於いては、非標準信号が入
力される場合には広い引き込み範囲をもったラインロッ
ククロックを、標準信号が入力される場合にはバースト
ロッククロックに同期したラインロッククロックを、そ
れぞれ与えている。したがって同期回路においては、種
種の機器からの様々な引き込み範囲の信号に対して同期
をとることが可能であり、また標準信号が入力される場
合には非常に安定な同期信号の発生を行うことが可能で
ある。
力される場合には広い引き込み範囲をもったラインロッ
ククロックを、標準信号が入力される場合にはバースト
ロッククロックに同期したラインロッククロックを、そ
れぞれ与えている。したがって同期回路においては、種
種の機器からの様々な引き込み範囲の信号に対して同期
をとることが可能であり、また標準信号が入力される場
合には非常に安定な同期信号の発生を行うことが可能で
ある。
また、本発明の第２の特徴では、上記位相制御の制御
タイミングは上記遅延手段により上記映像信号の非等価
パルス期間にずらして行うようにした。したがって、等
価パルスによりラインロックがあばれている期間に上記
位相制御がかかることがなく、後述するようになめらか
なクロック制御が行える。
タイミングは上記遅延手段により上記映像信号の非等価
パルス期間にずらして行うようにした。したがって、等
価パルスによりラインロックがあばれている期間に上記
位相制御がかかることがなく、後述するようになめらか
なクロック制御が行える。
また、上記遅延手段に代えて、上記映像信号のうち等
価パルスを抑圧する抑圧手段を設ければ、映像信号から
等価パルスが除去されるので、これによるラインロック
のあばれも存在しなく、この場合もなめらかなクロック
制御が可能である。
価パルスを抑圧する抑圧手段を設ければ、映像信号から
等価パルスが除去されるので、これによるラインロック
のあばれも存在しなく、この場合もなめらかなクロック
制御が可能である。
以下、本発明の一実施例を第１図により説明する。
第１図において、101は入力された映像信号,102はラ
インロッククロック発生回路,103はラインロッククロッ
ク,104はバーストロッククロック発生回路,105はバース
トロッククロック,106は標準／非標準検出回路,108a,10
8bはそれぞれスイッチ,109は同期信号発生回路,110は信
号処理回路,111は同期信号出力端子,112は映像信号出力
端子,118は同期分離・位相比較回路,119は電圧制御発振
器,120は加算器,113は遅延回路である。
インロッククロック発生回路,103はラインロッククロッ
ク,104はバーストロッククロック発生回路,105はバース
トロッククロック,106は標準／非標準検出回路,108a,10
8bはそれぞれスイッチ,109は同期信号発生回路,110は信
号処理回路,111は同期信号出力端子,112は映像信号出力
端子,118は同期分離・位相比較回路,119は電圧制御発振
器,120は加算器,113は遅延回路である。
これより、この実施例の動作について説明する。
入力された映像信号101は、ラインロッククロック発
生回路102,バーストロッククロック発生回路104,および
標準／非標準信号検出回路106に送られる。ラインロッ
ククロック発生回路102では、上記映像信号に含まれて
いる水平同期信号を分離し、水平同期信号の周波数fHの
1820倍の周波数をもつラインロッククロック103を、同
期分離・位相比較回路118,加算器120,電圧制御発振器11
9にて構成される位相同期ループ（PLL）回路によって発
生させている。
生回路102,バーストロッククロック発生回路104,および
標準／非標準信号検出回路106に送られる。ラインロッ
ククロック発生回路102では、上記映像信号に含まれて
いる水平同期信号を分離し、水平同期信号の周波数fHの
1820倍の周波数をもつラインロッククロック103を、同
期分離・位相比較回路118,加算器120,電圧制御発振器11
9にて構成される位相同期ループ（PLL）回路によって発
生させている。
また、バーストロッククロック発生回路104は、映像
信号に含まれているカラーバースト信号の周波数fSCの
８倍である周波数をもつバーストロッククロック105を
発生させている。このバーストロッククロック105は水
晶発振器を用いることにより非常に安定なクロックとな
っている。
信号に含まれているカラーバースト信号の周波数fSCの
８倍である周波数をもつバーストロッククロック105を
発生させている。このバーストロッククロック105は水
晶発振器を用いることにより非常に安定なクロックとな
っている。
一方、同期信号発生回路109は常にラインロッククロ
ック103を入力し、このクロック103を分周することで、
入力された映像信号101の水平同期信号に同期した同期
信号を発生し、同期信号出力端子111より出力してい
る。
ック103を入力し、このクロック103を分周することで、
入力された映像信号101の水平同期信号に同期した同期
信号を発生し、同期信号出力端子111より出力してい
る。
また、標準／非標準信号検出回路106では、入力され
た映像信号の水平同期信号の周波数fHとカラーバースト
信号の周波数fSCとの間に、所定の放送方式の規格であ
る（NTSCの場合） という関係が満たされているかどうかを検出し、 （１）式が成立すれば、入力された映像信号101が標準
信号であると判定し、（１）式が成立しなければ、映像
信号101が非標準信号であると判定する。なお、このよ
うな標準／非標準信号検出回路106の公知例として、例
えば、特開昭61−184082号公報が挙げられる。
た映像信号の水平同期信号の周波数fHとカラーバースト
信号の周波数fSCとの間に、所定の放送方式の規格であ
る（NTSCの場合） という関係が満たされているかどうかを検出し、 （１）式が成立すれば、入力された映像信号101が標準
信号であると判定し、（１）式が成立しなければ、映像
信号101が非標準信号であると判定する。なお、このよ
うな標準／非標準信号検出回路106の公知例として、例
えば、特開昭61−184082号公報が挙げられる。
また、スイッチ108aは、標準／非標準信号検出回路10
6からの検出信号を出力し、入力された信号が非標準信
号である時にはラインロッククロック側に，また、標準
信号である時にはバーストロッククロック側に閉じ、そ
れぞれのクロックを信号処理回路110に出力する。信号
処理回路110では、映像信号101を入力し、スイッチ108a
より供給されるクロックを用いてディジタル信号処理を
行う。そしてディジタル信号処理された映像信号は映像
信号出力端子112より出力される。
6からの検出信号を出力し、入力された信号が非標準信
号である時にはラインロッククロック側に，また、標準
信号である時にはバーストロッククロック側に閉じ、そ
れぞれのクロックを信号処理回路110に出力する。信号
処理回路110では、映像信号101を入力し、スイッチ108a
より供給されるクロックを用いてディジタル信号処理を
行う。そしてディジタル信号処理された映像信号は映像
信号出力端子112より出力される。
次に、クロック位相制御の動作について説明する。ス
イッチ108bはスイッチ108aと同様に標準／非標準信号検
出回路106からの検出信号により制御されており、入力
された映像信号101が標準信号である時にはスイッチを
閉じ、非標準信号である時にはスイッチを開く。したが
って、スイッチ108bは、標準信号である時のみ、バース
トロッククロック105をラインロック発生回路102へ出力
する。
イッチ108bはスイッチ108aと同様に標準／非標準信号検
出回路106からの検出信号により制御されており、入力
された映像信号101が標準信号である時にはスイッチを
閉じ、非標準信号である時にはスイッチを開く。したが
って、スイッチ108bは、標準信号である時のみ、バース
トロッククロック105をラインロック発生回路102へ出力
する。
ラインロッククロック発生回路102は、スイッチ108b
により、バーストロッククロック105が入力されると、
そのバーストロッククロック105の位相に対し、出力す
るラインロッククロック103の位相をあわせるように位
相制御がかかる。
により、バーストロッククロック105が入力されると、
そのバーストロッククロック105の位相に対し、出力す
るラインロッククロック103の位相をあわせるように位
相制御がかかる。
ここで、ラインロッククロック発生回路102の動作に
ついてもう少し詳しく説明する。
ついてもう少し詳しく説明する。
ラインロッククロック発生回路102に於いて、同期分
離・位相比較回路118は、入力された映像信号101に含ま
れる水平同期信号を分離し、分離した水平同期信号と電
圧制御発振器119より出力されるラインロッククロック1
03を分周回路121で分周した分周出力との位相を比較
し、その位相差に応じた電圧を制御電圧として加算器12
0を介して電圧制御発振器119に入力している。電圧制御
発振器119は入力された制御電圧に応じた周波数で発振
し、その発振出力をラインロッククロック103として出
力している。したがってスイッチ108bからの出力信号が
入力されていない時、即ち、クロック位相制御を行って
いない時には、ラインロッククロック103は水平同期信
号に同期したクロックとなる。
離・位相比較回路118は、入力された映像信号101に含ま
れる水平同期信号を分離し、分離した水平同期信号と電
圧制御発振器119より出力されるラインロッククロック1
03を分周回路121で分周した分周出力との位相を比較
し、その位相差に応じた電圧を制御電圧として加算器12
0を介して電圧制御発振器119に入力している。電圧制御
発振器119は入力された制御電圧に応じた周波数で発振
し、その発振出力をラインロッククロック103として出
力している。したがってスイッチ108bからの出力信号が
入力されていない時、即ち、クロック位相制御を行って
いない時には、ラインロッククロック103は水平同期信
号に同期したクロックとなる。
一方、スイッチ108bからの出力信号が入力されている
時、即ち、クロック位相制御を行っている時には、同期
分離・位相比較回路118から出力される制御電圧に、ス
イッチ108bから信号として入力されるバーストロックク
ロック105が重畳される。これにより、電圧制御発振器1
19の出力であるラインロッククロック103はバーストロ
ッククロック105に位相同期する。なお、この様な回路
動作については、志村正道著「非線形回路理論」（電子
回路講座３）p69〜p74などを参照されたい。
時、即ち、クロック位相制御を行っている時には、同期
分離・位相比較回路118から出力される制御電圧に、ス
イッチ108bから信号として入力されるバーストロックク
ロック105が重畳される。これにより、電圧制御発振器1
19の出力であるラインロッククロック103はバーストロ
ッククロック105に位相同期する。なお、この様な回路
動作については、志村正道著「非線形回路理論」（電子
回路講座３）p69〜p74などを参照されたい。
次に、バーストロッククロック105によるラインロッ
ククロック発生回路102出力への位相制御タイミングに
ついて説明する。第１図に示した本発明による一実施例
の動作説明図を第３図に示す。
ククロック発生回路102出力への位相制御タイミングに
ついて説明する。第１図に示した本発明による一実施例
の動作説明図を第３図に示す。
まず，映像期間内に位相制御を行った場合について説
明する。
明する。
第３図（ａ）〜（ｃ）は映像期間内の動作波形図であ
る。第３図（ａ）は入力された映像信号101の波形図で
ある。この映像期間内は等価パルスなどの水平同期と同
じレベルの信号はなく、同期分離・位相比較回路118出
力の波形は（ｂ）のように一定のDC1という直流レベル
を保っている。この場合、スイッチ108bによりバースト
ロッククロック105をラインロッククロック発生回路102
へ作用しても直流レベル（ｃ）のようにやはりDC1とな
る。したがってラインロッククロック発生回路による分
周回路121出力と映像信号101との位相関係は、スイッチ
8bによる位相制御前と変わらない。
る。第３図（ａ）は入力された映像信号101の波形図で
ある。この映像期間内は等価パルスなどの水平同期と同
じレベルの信号はなく、同期分離・位相比較回路118出
力の波形は（ｂ）のように一定のDC1という直流レベル
を保っている。この場合、スイッチ108bによりバースト
ロッククロック105をラインロッククロック発生回路102
へ作用しても直流レベル（ｃ）のようにやはりDC1とな
る。したがってラインロッククロック発生回路による分
周回路121出力と映像信号101との位相関係は、スイッチ
8bによる位相制御前と変わらない。
これに対し、垂直の帰線期間内で位相制御を行うとす
ると第３図（ｄ）〜（f2）で示される波形となる。第３
図（ｄ）は垂直帰線期間付近の映像信号である。ここで
スイッチ108bを閉じないで、バーストロッククロック10
5による位相制御を行わない場合の同期分離・位相比較
回路118出力を示すと（ｅ）のように等価パルス近傍で
あばれたものとなる。そして、もし（ｅ）上のＡ点でス
イッチ108bを閉じたとすると同期分離・位相比較回路11
8出力は（f1）のようになり、Ａ点以降、Ａ点での直流
レベルであるDC2を維持しようとする。この状態でライ
ンロッククロック発生回路102が平衡するわけである
が、そうすると入力の映像信号101に対する分周回路121
出力の位相関係が、スイッチ108bによる位相制御前と変
化して平衡することになる。そうするとこの場合、分周
回路121出力を基準に作成している同期パルス全てが位
相制御前後で変化することになり、画面が水平方向に一
瞬ずれてしまう。これを避けるには同期分離・位相比較
回路118出力が定常状態になるＣ点以降で、スイッチ108
bによる位相制御を行えば良い。この位相制御タイミン
グは図から明らかなように等価パルス付近を除けばどこ
でも良い。本発明ではこのタイミングを遅延回路113に
よって得ている。遅延回路113の具体例は、Ｄタイプの
フリップフロップであり、そのＤ入力を標準／非標準信
号検出回路106出力に接続し、フリップフロップのクロ
ック入力を等価パルス期間外に立ち上がる垂直同期のパ
ルスとすれば良い。このようにすればラインロッククロ
ック発生回路102のロック位相が変化しないので上述し
た問題が生じない。
ると第３図（ｄ）〜（f2）で示される波形となる。第３
図（ｄ）は垂直帰線期間付近の映像信号である。ここで
スイッチ108bを閉じないで、バーストロッククロック10
5による位相制御を行わない場合の同期分離・位相比較
回路118出力を示すと（ｅ）のように等価パルス近傍で
あばれたものとなる。そして、もし（ｅ）上のＡ点でス
イッチ108bを閉じたとすると同期分離・位相比較回路11
8出力は（f1）のようになり、Ａ点以降、Ａ点での直流
レベルであるDC2を維持しようとする。この状態でライ
ンロッククロック発生回路102が平衡するわけである
が、そうすると入力の映像信号101に対する分周回路121
出力の位相関係が、スイッチ108bによる位相制御前と変
化して平衡することになる。そうするとこの場合、分周
回路121出力を基準に作成している同期パルス全てが位
相制御前後で変化することになり、画面が水平方向に一
瞬ずれてしまう。これを避けるには同期分離・位相比較
回路118出力が定常状態になるＣ点以降で、スイッチ108
bによる位相制御を行えば良い。この位相制御タイミン
グは図から明らかなように等価パルス付近を除けばどこ
でも良い。本発明ではこのタイミングを遅延回路113に
よって得ている。遅延回路113の具体例は、Ｄタイプの
フリップフロップであり、そのＤ入力を標準／非標準信
号検出回路106出力に接続し、フリップフロップのクロ
ック入力を等価パルス期間外に立ち上がる垂直同期のパ
ルスとすれば良い。このようにすればラインロッククロ
ック発生回路102のロック位相が変化しないので上述し
た問題が生じない。
第４図は本発明の第２の手段による一実施例である。
第４図は第１図の構成とほとんど同じであり同一の機能
を示すブロックは第１図と同じ番号を付加してある。第
４図に於いて第１図と異なる点は等価パルス抑圧回路40
1を設けたことと、第１図における遅延回路113を構成し
ていないことである。
第４図は第１図の構成とほとんど同じであり同一の機能
を示すブロックは第１図と同じ番号を付加してある。第
４図に於いて第１図と異なる点は等価パルス抑圧回路40
1を設けたことと、第１図における遅延回路113を構成し
ていないことである。
また、第５図は別の本発明の第２の手段による一実施
例である。第５図も第１図の構成とほとんど同じであり
同一の機能を示すブロックは第１図と同じ番号を付加し
てある。第５図に於いて第１図と異なる点は、等価パル
ス抑圧回路401を設けたことである。
例である。第５図も第１図の構成とほとんど同じであり
同一の機能を示すブロックは第１図と同じ番号を付加し
てある。第５図に於いて第１図と異なる点は、等価パル
ス抑圧回路401を設けたことである。
次に、第４図と第５図のシステムの動作説明を第６図
と第７図を用いて行う。上記したように位相制御タイミ
ングの問題は等価パルスにより同期分離・位相比較回路
118出力があばれ、その期間でバーストロッククロック
によるラインロッククロック発生回路102を位相制御す
ることに起因する。したがって、等価パルスを抑圧して
から、同期分離・位相比較回路へ供給すれば、この問題
はなくなる。この考え方に基付いて構成したのが、第４
図と第５図である。
と第７図を用いて行う。上記したように位相制御タイミ
ングの問題は等価パルスにより同期分離・位相比較回路
118出力があばれ、その期間でバーストロッククロック
によるラインロッククロック発生回路102を位相制御す
ることに起因する。したがって、等価パルスを抑圧して
から、同期分離・位相比較回路へ供給すれば、この問題
はなくなる。この考え方に基付いて構成したのが、第４
図と第５図である。
第４図では等価パルス期間を抑圧する第６図（ｂ）の
ような垂直ゲートパルスを発生し、映像信号101とORす
ることで第６図（ｃ）のような出力を得る。そうする
と、同期分離・位相比較回路118出力は（ｄ）のように
直流レベルとなり、電圧があばれる期間がなくなる。し
たがって、位相制御タイミングの問題はなくなり、どこ
で位相制御を行っても良い。
ような垂直ゲートパルスを発生し、映像信号101とORす
ることで第６図（ｃ）のような出力を得る。そうする
と、同期分離・位相比較回路118出力は（ｄ）のように
直流レベルとなり、電圧があばれる期間がなくなる。し
たがって、位相制御タイミングの問題はなくなり、どこ
で位相制御を行っても良い。
第５図では等価パルスを抑圧するために第７図（ｆ）
のような水平ゲートパルスを発生し、映像信号101とOR
することで第７図（ｇ）のような出力を得る。そうする
と、同期分離・位相比較回路118出力には、等価パルス
が抑圧された期間だけあばれが少なくなる。そして遅延
回路113によりこのあばれの期間をはずして位相制御を
行えば良い。第５図のように構成すると等価パルスだけ
でなく、第７図（ｅ）に示すようなインパルスノイズが
混入してやはり同期分離・位相比較回路118出力があば
れることを抑圧することが可能である。
のような水平ゲートパルスを発生し、映像信号101とOR
することで第７図（ｇ）のような出力を得る。そうする
と、同期分離・位相比較回路118出力には、等価パルス
が抑圧された期間だけあばれが少なくなる。そして遅延
回路113によりこのあばれの期間をはずして位相制御を
行えば良い。第５図のように構成すると等価パルスだけ
でなく、第７図（ｅ）に示すようなインパルスノイズが
混入してやはり同期分離・位相比較回路118出力があば
れることを抑圧することが可能である。
ここで、等価パルス抑圧回路401の具体例を第８図に
示す。等価パルス抑圧回路401は、クロックを入力し、
そのクロックを所定の数だけカウンタ回路でカウントす
る。そしてそのカウント出力値をデコーダ回路によりデ
コードし、第６図（ｂ）または第７図（ｆ）のゲートパ
ルス波形を得る。さらにこのゲートパルス波形と入力さ
れた映像信号とのORをとることにより等価パルスを抑圧
できる。
示す。等価パルス抑圧回路401は、クロックを入力し、
そのクロックを所定の数だけカウンタ回路でカウントす
る。そしてそのカウント出力値をデコーダ回路によりデ
コードし、第６図（ｂ）または第７図（ｆ）のゲートパ
ルス波形を得る。さらにこのゲートパルス波形と入力さ
れた映像信号とのORをとることにより等価パルスを抑圧
できる。
なお、今までの説明では、同期分離の前に等価パルス
を抑圧するように記述してきたが、もちろん位相比較回
路の前に等価パルスを抑圧すればよいので同期分離を行
った後に等価パルスを抑圧してもよい。
を抑圧するように記述してきたが、もちろん位相比較回
路の前に等価パルスを抑圧すればよいので同期分離を行
った後に等価パルスを抑圧してもよい。
本発明では、ラインロッククロックをバーストロック
クロックに、入力映像信号が標準信号である時のみ位相
同期させるようにした。
クロックに、入力映像信号が標準信号である時のみ位相
同期させるようにした。
このようにして、信号処理回路に対しては、非標準信
号が入力された場合にはラインロッククロックを、標準
信号が入力された場合にはバーストロッククロックまた
はそのバーストロッククロックに位相同期したラインロ
ッククロックを、それぞれ与えている。したがって信号
処理に於いては、標準信号が入力された場合でも非標準
信号が入力された場合でも、画質の改善を行うことが可
能である。
号が入力された場合にはラインロッククロックを、標準
信号が入力された場合にはバーストロッククロックまた
はそのバーストロッククロックに位相同期したラインロ
ッククロックを、それぞれ与えている。したがって信号
処理に於いては、標準信号が入力された場合でも非標準
信号が入力された場合でも、画質の改善を行うことが可
能である。
また、同期信号発生回路に対しては、非標準信号が入
力された場合にはラインロッククロックを、標準信号が
入力された場合にはバーストロッククロックに同期した
ラインロッククロックを、それぞれ与えている。従って
同期信号発生回路に於いては、どの様な非標準信号が入
力された場合でも同期をとることができ、また、標準信
号が入力された場合には、非常に安定な同期信号発生が
可能である。さらに標準信号が入力された時に於いて
は、信号処理回路にはバーストロッククロック，また同
期信号発生回路にはバーストロッククロックに位相同期
したラインロッククロックが与えられるのでシステムと
しては実質上単一のクロックが供給されることになり、
ビートによる妨害や画質揺れなどの問題が発生する可能
性がなくなるという効果がある。
力された場合にはラインロッククロックを、標準信号が
入力された場合にはバーストロッククロックに同期した
ラインロッククロックを、それぞれ与えている。従って
同期信号発生回路に於いては、どの様な非標準信号が入
力された場合でも同期をとることができ、また、標準信
号が入力された場合には、非常に安定な同期信号発生が
可能である。さらに標準信号が入力された時に於いて
は、信号処理回路にはバーストロッククロック，また同
期信号発生回路にはバーストロッククロックに位相同期
したラインロッククロックが与えられるのでシステムと
しては実質上単一のクロックが供給されることになり、
ビートによる妨害や画質揺れなどの問題が発生する可能
性がなくなるという効果がある。
また、本発明では、標準信号検出後のバーストロック
クロックによるラインロッククロックへの位相同期制御
を入力映像信号の等価パルス期間をはずして行ているた
め、ラインロッククロック発生回路102の同期位相とび
がなく、それに伴う同期の不連続の問題がないという効
果がある。
クロックによるラインロッククロックへの位相同期制御
を入力映像信号の等価パルス期間をはずして行ているた
め、ラインロッククロック発生回路102の同期位相とび
がなく、それに伴う同期の不連続の問題がないという効
果がある。
また、本発明では、入力映像信号の等価パルス期間を
抑圧するように構成しているため、やはり標準信号検出
後のバーストロッククロックによるラインロッククロッ
クへの位相制御時にラインロッククロック発生回路102
の同期位相とびがなく、これに伴う同期の不連続の問題
がないという効果がある。
抑圧するように構成しているため、やはり標準信号検出
後のバーストロッククロックによるラインロッククロッ
クへの位相制御時にラインロッククロック発生回路102
の同期位相とびがなく、これに伴う同期の不連続の問題
がないという効果がある。
また、この様に構成すると水平同期信号以外をマスク
するように働くため、インパルスノイズに対しても抑圧
効果がある。したがって、インパルスノイズが等価パル
スと同じ様にラインロック発生回路102の同期位相とび
を起こさせる現象を防止する効果もある。
するように働くため、インパルスノイズに対しても抑圧
効果がある。したがって、インパルスノイズが等価パル
スと同じ様にラインロック発生回路102の同期位相とび
を起こさせる現象を防止する効果もある。
第１図は本発明による一実施例のブロック構成図、第２
図は従来のクロック・同期偏向回路のブロック構成図、
第３図は第１図の構成によるクロック発生回路の動作説
明図、第４図は別の本発明による一実施例のブロック構
成図、第５図はさらに他の本発明による一実施例のブロ
ック構成図、第６図は第４図の実施例による動作説明
図、第７図は第５図の実施例による動作説明図、第８図
は等価パルス抑圧回路の説明図である。 101…映像回路,102…ラインロッククロック発生回路,10
3…ラインロッククロック,104…バーストロッククロッ
ク発生回路,105…バーストロッククロック,106…標準／
非標準信号検出回路,108a,108b…スイッチ,109…同期信
号発生回路,110…信号処理回路,111…同期信号出力端
子,112…映像信号出力端子,118…同期分離・位相比較回
路,119…電圧制御発振器,120…加算器,113は遅延回路。
図は従来のクロック・同期偏向回路のブロック構成図、
第３図は第１図の構成によるクロック発生回路の動作説
明図、第４図は別の本発明による一実施例のブロック構
成図、第５図はさらに他の本発明による一実施例のブロ
ック構成図、第６図は第４図の実施例による動作説明
図、第７図は第５図の実施例による動作説明図、第８図
は等価パルス抑圧回路の説明図である。 101…映像回路,102…ラインロッククロック発生回路,10
3…ラインロッククロック,104…バーストロッククロッ
ク発生回路,105…バーストロッククロック,106…標準／
非標準信号検出回路,108a,108b…スイッチ,109…同期信
号発生回路,110…信号処理回路,111…同期信号出力端
子,112…映像信号出力端子,118…同期分離・位相比較回
路,119…電圧制御発振器,120…加算器,113は遅延回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中垣 宣文 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所家電研究所内 (56)参考文献 特開 昭63−276994（ＪＰ，Ａ) 特開 平１−175481（ＪＰ，Ａ) 特開 平１−175480（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/06 H04N 9/44
Claims (5)
- 【請求項１】入力映像信号に含まれるカラーバースト信
号の整数倍の周波数に同期した第１のクロックを発生さ
せる第１のクロック発生手段と、前記映像信号に含まれ
る水平同期信号の整数倍の周波数に同期した第２のクロ
ックを発生させる第２のクロック発生手段と、前記映像
信号が標準信号か非標準信号かを検出する検出手段と、
前記第１及び第２のクロックが入力され、前記検出手段
が標準信号を検出したときは前記第１のクロックを選択
し、非標準信号を検出したときは前記第２のクロックを
選択して出力する選択手段と、前記第２のクロックに基
づいて同期信号を発生する同期信号発生手段と、前記選
択手段から出力されたクロックに基づいて映像信号の信
号処理を行う信号処理手段とを備えたデジタルテレビジ
ョン受像機において、 前記検出手段が標準信号を検出したときにのみ、前記第
２のクロックの位相を前記第１のクロックの位相に位相
同期させる構成の位相制御手段を設けたことを特徴とす
るデジタルテレビジョン受像機。 - 【請求項２】入力映像信号に含まれるカラーバースト信
号の整数倍の周波数に同期した第１のクロックを発生さ
せる第１のクロック発生手段と、前記映像信号に含まれ
る水平同期信号の整数倍の周波数に同期した第２のクロ
ックを発生させる第２のクロック発生手段と、前記映像
信号が標準信号か非標準信号かを検出する検出手段と、
前記第１及び第２のクロックが入力され、前記検出手段
が標準信号を検出したときは前記第１のクロックを選択
し、非標準信号を検出したときは前記第２のクロックを
選択して出力する選択手段と、前記第２のクロックに基
づいて同期信号を発生する同期信号発生手段と、前記選
択手段から出力されたクロックに基づいて映像信号の信
号処理を行う信号処理手段とを備えたデジタルテレビジ
ョン受像機において、 （ａ）前記検出手段が標準信号を検出したときにのみ、
前記第２のクロックの位相を前記第１のクロックの位相
に位相同期させる構成の位相制御手段と、 （ｂ）該位相制御手段による前記第２のクロックの位相
同期制御を、映像信号の垂直同期信号区間及びその前後
の等価パルスが存在する期間以外の期間に実行させる構
成の遅延手段 とを設けたことを特徴とするデジタルテレビジョン受像
機。 - 【請求項３】前記第２のクロック発生手段の入力側に、
映像信号の垂直同期信号区間及びその前後に存在する等
価パルスを抑圧する構成の抑圧手段を設けたことを特徴
とする請求項１に記載のデジタルテレビジョン受像機。 - 【請求項４】前記第２のクロック発生手段の入力側に、
映像信号の垂直同期信号区間及びその前後に存在する等
価パルスを抑圧する構成の抑圧手段を設けたことを特徴
とする請求項２に記載のデジタルテレビジョン受像機。 - 【請求項５】前記抑圧手段は、映像信号と、該映像信号
の垂直同期のゲートパルス信号との論理和により前記等
価パルスを抑圧することを特徴とする請求項３に記載の
デジタルテレビジョン受像機。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18468689A JP2880187B2 (ja) | 1989-07-19 | 1989-07-19 | デジタルテレビジョン受像機 |
| US07/497,973 US5025310A (en) | 1989-03-23 | 1990-03-23 | Clock pulse generator capable of being switched to process both standard and non-standard television signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18468689A JP2880187B2 (ja) | 1989-07-19 | 1989-07-19 | デジタルテレビジョン受像機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0350979A JPH0350979A (ja) | 1991-03-05 |
| JP2880187B2 true JP2880187B2 (ja) | 1999-04-05 |
Family
ID=16157598
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18468689A Expired - Lifetime JP2880187B2 (ja) | 1989-03-23 | 1989-07-19 | デジタルテレビジョン受像機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2880187B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7211991B2 (en) | 2000-08-08 | 2007-05-01 | Power Integrations, Inc. | Method and apparatus for reducing audio noise in a switching regulator |
| US6525514B1 (en) | 2000-08-08 | 2003-02-25 | Power Integrations, Inc. | Method and apparatus for reducing audio noise in a switching regulator |
| US7233504B2 (en) | 2005-08-26 | 2007-06-19 | Power Integration, Inc. | Method and apparatus for digital control of a switching regulator |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0832059B2 (ja) * | 1987-03-09 | 1996-03-27 | 株式会社日立製作所 | ディジタルテレビジョン信号処理装置 |
| JPH01175481A (ja) * | 1987-12-29 | 1989-07-11 | Matsushita Electric Ind Co Ltd | ディジタルテレビジョン受像機 |
| JPH01175480A (ja) * | 1987-12-29 | 1989-07-11 | Matsushita Electric Ind Co Ltd | ディジタルテレビジョン受像機 |
-
1989
- 1989-07-19 JP JP18468689A patent/JP2880187B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0350979A (ja) | 1991-03-05 |
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