KR19990023865A - 위상 동기 루프 회로 - Google Patents

Abstract

위상 동기 루프 회로에서, 수직 동기 분리 회로는 수직 동기 신호를 복합 동기 신호로부터 분리하여 수직 동기 주기의 일부를 검출한다. 마스크 회로는 소정의 주기 동안 복합 동기 신호를 마스크한다. 선택기는 수직 동기 분리 회로로부터 출력된 검출에 따라 복합 동기 신호 또는 기준 신호를 선택한다. 위상 비교기는 선택기로부터의 출력 및 기준 신호 사이의 위상차를 검출한다. 전압 제어 발진기는 저역 필터를 통해 위상 비교기로부터의 출력을 수신하면서 발진 주파수를 변화시킨다. 카운터는 전압 제어 발진기로부터의 발진 출력을 카운트한다. 디코더 회로는 기준 신호를 발생시키도록 카운터로부터의 출력을 디코드하여 그것을 선택기 및 위상 비교기에 공급하며, 카운터를 소정 주기로 리세트한다. 마스크 펄스 디코더는 마스크 회로의 마스크 주기를 제어하기 위해 마스크 펄스를 발생시킨다. 복합 동기 신호는 수직 동기 분리 회로로부터의 검출 출력에 따라 기준 신호로 대체되며, 위상 비교기의 입력부에 공급된다.

Description

위상 동기 루프 회로

본 발명은 영상 표시 장치의 외부로부터 공급되는 영상 동기 신호에 기초하여 새로운 동기 신호를 얻는 위상 동기 루프 회로에 관한 것이며, 특히 컴퓨터등의 영상 표시 장치의 위상 동기 루프 회로(이하, PLL 회로라 칭함)에 관한 것이다.

종래에 영상 신호를 처리하는 영상 표시 장치의 편향 처리에 있어서, 동기 신호는 편향의 기준 타이밍으로서 사용된다. 그러나 이 동기 신호를 이용하였어도 주파수들이 자동 주파수 제어에 의해 일치되기만 하여서는 완전한 동기 화면이 얻어질 수 없다.

이 때문에 입력 영상 동기 신호에 대응하는 새로운 동기 신호를 얻는 PLL 회로가 사용된다. PLL 회로를 이용함으로써 영상 표시 장치의 동작은 영상 신호에 동기되고, 그로써 완전한 동기 화면을 실현시킨다. 그러한 기법은 예컨대 일본 무심사 특개평 제 5-90957 호의 도 4에 개시된다.

도 1은 종래의 PLL 회로의 구성을 도시하는 블록도이다. 도 1에 도시된 바와 같이 종래의 PLL 회로는 입력 신호 및 기준 신호의 위상을 비교하기 위한 두 입력 단자를 가진 위상 비교기(1)를 구비한다. 수평 주사를 위한 수평 동기 입력 신호 HS는 위상 비교기의 한 입력 단자에 공급되고 다른 입력 단자에 공급된 기준 신호 HREF와 비교된다. 위상 비교기(1)는 출력 신호 PED를 출력한다. 위상 비교기(1)로부터의 출력 신호 PFD는 저역 필터(LPF)(2)를 통해 전압 제어 발진기(VCO)(3)의 제어 입력 단자에 공급된다. VCO(3)로부터의 발진 출력은 카운터(4)에 의해 카운트된다. 카운트 값은 디코더 회로(5)에 공급된다. 카운터(4) 및 디코더 회로(5)는 VCO(3)로부터의 발진 출력을 카운트하도록 사용되며, 카운트값은 디코더 회로(5)에 공급된다. 카운터(4) 및 디코더 회로(5)는 VCO(3)로부터의 발진 출력을 카운트하도록 사용되며, 앞서 설명한 수평 동기 입력 신호 HS의 주기를 갖는 기준 신호 HREF(이하, 수평 주기라고 칭함)를 설정한다. 디코더 회로(5)는 카운터(4)의 카운트값이 수평 주기에 대응하는 소정의 값과 동일할 때 카운터(4)를 리세트한다.

즉 카운터(4)는 수평 주기에서 동작하고 수평 주기를 갖는 기준 신호 HREF는 디코더 회로(5)로부터 출력된다. 수평 주기의 기준 신호 HREF는 위상 비교기(1)의 다른 입력 단자에 공급되며, 그 위상은 수평 동기 입력 신호 HS의 위상과 비교된다. 오류 전압으로서 위상 비교기(1)로부터 출력된 출력 신호 PFD는 LPF(2)를 통해 VCO(3)에 공급된다. 발진 주파수 VCO(3)를 제어함으로써, 수평 동기 입력 신호 HS의 자동 주파수 제어가 실행된다.

이 PLL 회로는 수평 동기 입력 신호 HS 및 수평 주기의 기준 신호와의 위상차가 최소가되도록 VCO(3)의 발진 주파수를 변동시키고, 그래서 기준 신호 HREF는 수평 입력 신호 HS에 동기된다. 이러한 상태에서 PLL 회로는 로크되며, 안정된 위상 제어가 실행된다.

도 2는 도 1에 도시된 위상 비교기의 입출력 타이밍도이다. 도 2에 도시된 바와 같이 PLL 회로가 로크되고 연속적인 수평 동기 입력 신호 HS가 입력 신호로서 입력될 때, 위상 비교기(1)는 기준 신호 HREF와의 위상차를 출력하지 않고, 고 임피던스 상태로 고정된다. 그러므로 PLL 회로는 안정된 동작을 계속하게 된다.

그러나, 영상 표시 장치에 외부로부터 입력되는 동기 신호는 수평 동기 신호 HS 및 수직 동기 신호가 항상 완전하게 분리되지는 않는다. 수평 동기 신호 HS가 수직 동기 신호에 중첩되는 복합 동기 신호는 입력 신호로서 입력될 수 있다.

도 3은 도 1에 도시된 위상 비교기에 복합 동기 신호가 입력될 때의 입출력 타이밍도이다. 도 3에 도시된 바와 같이 불연속적인 동기 신호, 즉 복합 동기 신호 HVS가 입력 동기 신호로서 입력될 때, PLL 회로는 오동작을 발생시킬 수 있다.

등화 펄스 또는 써레이티드 펄스를 포함하는 수직 동기 신호 성분이 제거되지 않는 채로 PLL 회로에 입력된다. 이 때문에 수직 동기 신호가 입력되는 기간 동안 PLL 회로의 위상 비교기(1)로부터의 출력 PFD는 변화하고, 따라서 VCO(3)의 발진 주파수도 변화하므로 PLL 회로의 로크 상태는 해제된다. 이 결과 불연속적인 복합 동기 신호 HVS는 영상 신호의 수평 동기 성분을 수신하는 PLL 회로의 오동작을 초래한다.

PLL 회로의 오동작을 방지하는 일반적인 수단으로서 위상 비교기(1)에 공급될 입력 신호는 수직 동기 신호의 중첩이 문제점을 나타낼 때의 시간 간격과 동일한 기간을 갖는 다른 신호로 대체된다. 입력 동기 신호를 위상 비교기(1)의 오동작을 방지하기 위한 동일한 기간을 갖는 다른 신호로 대체하는 PLL 회로 및 PLL 회로의 동작은 도 4 및 도 5를 참조하여 하기에서 설명한다.

도 4는 다른 종래 기술의 PLL 회로를 도시하는 블록도이다. 도 5는 도 4에 도시된 위상 비교기의 정상 동작을 설명하기 위한 신호들을 도시하는 타이밍도이다. 도 1에 도시된 종래 기술에서와 동일한 참조 번호 및 부호들은 도 4에서 동일한 회로들 및 신호들을 나타내며, 그 상세한 설명은 생략한다.

도 4 및 도 5에 도시된 바와 같이 이 PLL 회로는 수직 동기 분리 회로(7) 및 선택기(6)가, 도 1에 도시된 회로에 부가되어 구성된다. 특히 선택기(6)는 수직 동기 분리 회로(7)에 의해 복합 동기 신호 HVS로부터 수직 동기 성분을 분리시킴으로써 얻어진 선택 펄스 SEL에 따라 복합 동기 신호 HVS 또는 기준 신호 HREF를 선택하기 위해 입력 동기 신호를 수신하는 위상 비교기(1)의 입력측에 배열된다. 선택기(6)는 선택 펄스 SEL에 의해 지정된 기간 동안 복합 동기 신호 HVS를 입력 신호로서 기준 신호 HREF로 대체한다. 특히, 위상 오류가 복합 동기 신호 HVS의 수직 동기 성분의 입력에 기인하여 발생하는 수직 동기 기간에서 기준 신호 HREF는 위상 비교기(1)의 두 단자에 입력되어 위상 비교기(1)의 출력측은 고 임피던스 상태로 계속 고정된다. 즉, 위상 오류 출력 PFD가 출력되지 않으므로 VCO(3)로부터의 출력은 PLL 회로의 로크된 상태가 해제되지 않도록 변화를 방지한다.

이러한 방식으로 복합 동기 신호 HVS는 기준 신호 HREF로 대체되고 위상 비교기(1)에 입력된다. 이러한 경우 화상 주사 방식의 하나인 순차 주사에 있어서, 즉 1 수평 주기(1H) 간격이 수평 동기 신호 성분 및 복합 동기 신호 HVS의 수직 동기 신호 성분 사이에 삽입되고, 등화 펄스 성분이 입력되지 않는 경우에는, 위상 비교기(1)는 정상적으로 동작할 수 있다.

그러나 비월 주사에 있어서, 즉 1/2 수평(1/2H) 간격만 수평 동기 신호 성분 및 수직 동기 신호 신호 성분 사이에 설정되거나 또는 등화 펄스 성분이 입력될 때 수직 동기 기간 동안 위상 비교기(1)의 오동작은 복합 동기 신호 HVS를 기준 신호 HREF로 대체함으로써만 완전하게 방지될 수 없다. 그 이유는 앞서 설명한 바 있다. 복합 동기 신호 HVS의 수직 동기 신호 성분은 1/2 수평 기간(1/2H)에서 입력되며, 기준 신호 HREF로 대체하는 것은 수직 동기 신호 성분의 입력 이후에 실행된다. 이러한 이유 때문에 이 기간 동안에는 기준 신호 HREF에 대한 위상 로크는 실행될 수 없고 위상 오류 전압은 위상 비교기로부터 출력된다.

본 발명은 종래 기술의 앞서 설명한 상황을 고려하여 이루어졌으며, 그 목적으로서는 위상 비교기가 등화 펄스 성분 또는 1/2 수평 기간에서 입력되는 복합 동기 신호의 수직 동기 신호 성분을 수신하는 것을 방지함으로써 위상 비교기의 오동작을 방지할 수 있는 PLL 회로를 제공하는 것이며, 또한 그 전체 회로의 안정된 동작을 실현시키는 것이다.

본 발명에 따르면, 수평 동기 신호 및 수직 동기 신호를 포함하는 복합 동기 신호를 수신하고 복합 동기 신호와 동기된 신호를 발생시키는 위상 동기 루프 회로가 제공되며, 수직 동기 기간의 일부를 검출하도록 복합 동기 신호로부터 수직 동기 신호를 분리시키는 수직 동기 분리 회로와, 소정의 기간 동안 입력 단자로부터 복합 동기 신호를 마스크하는 마스크 회로와, 복합 동기 신호 및, 수직 동기 분리 회로로부터의 검출 출력에 따라 마스크 회로에 의해 마스크된 복합 동기 신호에 기초하여 발생된 기준 신호의 하나를 선택하는 선택기와, 선택기로부터의 출력 및 기준 신호 사이의 위상차를 검출하는 위상 비교기와, 저역 필터를 통해 위상 비교기로부터의 출력을 수신하여 발진 주파수를 변화시키는 전압 제어 발진기와, 전압 제어 발진기로부터의 발진 출력을 카운트하는 카운터와, 기준 신호를 발생시키기 위해 카운터로부터의 출력을 디코드하고, 선택기 및 위상 비교기에 기준 신호를 공급하며, 소정의 기간에서 카운터를 리세트하는 디코더 회로와, 마스크 회로의 마스크 기간을 제어하기 위해 카운터로부터의 출력에 따라 소정의 기간에 의해 기준 신호로부터 위상 시프트된 마스크 펄스를 발생시키는 마스크 펄스 디코더를 구비하며, 상기 복합 동기 신호는 수직 동기 분리 회로로부터의 검출 출력에 따라 기준 신호로 대체되며, 위상 비교기의 입력에 공급된다.

본 발명의 PLL 회로의 마스크 펄스 디코더는 카운터로부터의 카운트 출력을 수신하고 1/4 수평 주사 기간에서는 세트 펄스를, 3/4 수평 주사 기간에서는 리세트 펄스를 각각 발생시키는 세트 디코더 및 리세트 디코더를 구비한다.

본 발명의 PLL 회로의 마스크 회로는 마스크 펄스 디코더로부터의 마스크 펄스를 수신하고 그 마스크 펄스를 반전시키는 게이트와, 복합 동기 입력 및 그 게이트로부터의 출력을 AND하는 논리 소자를 구비하며, 복합 동기 입력의 마스크 기간을 설정한다. 앞의 관점들을 갖는 본 발명의 PLL 회로는 복합 동기 신호를 마스크하는 마스크 회로와 VCO로부터의 발진 출력을 카운트하는 카운터로부터의 카운트값에 기초하여 마스크 회로를 제어하는 마스크 펄스 디코더를 갖는다. 이러한 장치로 복합 동기 신호가 외부로부터 입력될 때도 위상 비교기는 정상 동작을 계속할 수 있다. 그러므로 위상 비교기로부터의 출력을 수신하는 VCO를 포함하는 전체 회로는 안정된 동작을 할 수 있다. 이것은 외부로부터 입력된 복합 동기 신호가 처리되고 기준 신호에 위상 동기되며, 그 처리된 신호는 입력으로서 위상 비교기에 공급되기 때문이다.

본 발명의 여러 목적, 특징 및 이점은 다음의 상세한 설명 및, 본 발명의 원리들을 통합하는 양호한 실시예가 예시의 방법으로 도시된 첨부한 도면들을 참조함으로써 당업자들에게 명백해질 것이다.

도 1은 제 1 종래 기술에 따른 PLL 회로의 개략 구성을 도시하는 블록도.

도 2는 도 1에 도시된 위상 비교기의 입출력 타이밍도.

도 3은 도 1에 도시된 위상 비교기에 복합 신호가 입력될 때의 입출력 타이밍도.

도 4는 제 2 종래 기술에 다른 PLL 회로의 개략 구성을 도시하는 블록도.

도 5는 도 4에 도시된 위상 비교기의 동작을 설명하기 위한 신호들의 타이밍도.

도 6은 도 4에 도시된 위상 비교기의 오동작을 설명하기 위한 신호들의 타이밍도.

도 7은 본 발명의 한 실시예의 개략 구성을 도시하는 블록도.

도 8은 도 7에 도시된 마스크 펄스 디코더의 회로도.

도 9는 도 8에 도시된 회로의 신호들의 타이밍도.

도 10은 도 7에 도시된 마스크 회로의 구성을 도시하는 회로도.

도 11은 도 10에 도시된 마스크 회로의 신호들의 타이밍도.

도 12는 도 7에 도시된 실시예의 회로 동작을 보다 상세히 설명하기 위한 신호들의 타이밍도.

도면의 주요 부분에 대한 부호의 설명

1 : 위상 비교기 2 : 저역 필터(LPF)

3 : 발진 주파수 VCO 4 : 카운터

5 : 디코더 회로 6 : 선택기

7 : 수직 동기 분리 회로

본 발명의 양호한 실시예는 첨부한 도면을 참조하여 다음에서 설명한다.

도 7은 본 발명의 실시예에 따른 PLL 회로의 블록도이다. 도 7에 도시된 바와 같이 이 실시예의 PLL 회로에서 마스크 회로(8) 및 마스크 펄스 디코더(9)는 도 4에 도시된, 앞서 설명한 종래의 회로에 부가된다. 비교기(1), 저역 필터(LPF)(2), 전압 제어 발진기(VCO)(3), 카운터(4), 디코더 회로(5)를 구비하는 피드백 시스템과 수직 동기 분리 회로(7) 및 선택기(6)는 도 4에 도시된 바와 동일하다. 위상 비교기(1)로부터의 출력 PFD는 LPF(2)를 통해 VCO(3)에 입력된다. VCO(3)로부터의 발진 출력은 분주되고 기준 신호 HREF를 얻기 위해 디코더 회로(5)에 의해 디코드된다. 기준 신호 HREF는 선택기(6) 및 위상 비교기(1)의 입력 단자들에 공급된다. 또한, 선택기(6)로의 복합 동기 신호 HVS의 입력은 마스크 펄스 디코더(9) 및 마스크 회로(8)에 의해 마스크된다.

특히 이 실시예에서, 수평 동기 신호 및 수직 동기 신호를 포함하는 입력 신호로서의 복합 동기 신호 HVS는 수직 동기 기간 동안 기준 신호 HREF에 복합 동기 신호 HVS를 위상 동기시킨 상태로 위상 비교기(1)의 입력 단자에 입력된다. 특히 마스크 회로(8)는 복합 동기 신호 HVS를 수신하며, 수직 동기 기간 동안 1/2H 성분 및 등화 펄스를 마스크한다. 마스크 회로(8)의 출력측에 배열된 선택기(6)는 써레이티드 펄스 기간 동안의 신호를 기준 신호 HREF로 대체한다. 그 신호를 대체함으로써 위상 비교기(1)로의 입력은 기준 신호 HREF로의 위상 동기가 가능한 신호로 변환된다.

마스크 회로(8)에 대한 제어 신호로서 사용된 마스크 펄스 HHW는 카운터(4)로부터의 카운트값을 수신한 마스크 펄스 디코더(9)에 의해 발생된다. 선택기(6)에 대한 제어 신호 SEL로서 수직 동기 분리 회로(7)에 의해 복합 동기 신호 HVS로부터 분리된 수직 동기 신호 성분이 사용된다.

도 8은 도 7에 도시된 마스크 펄스 디코더의 회로도이다. 도 9는 도 8에 도시된 신호들의 타이밍도이다. 도 8 및 도 9에 도시된 바와 같이 마스크 펄스 디코더(9)는 카운터(4)로부터 카운트값을 수신하고 수평 주사 기간의 1/4 값 및 수평 주사 기간의 3/4값이 각각 설정된 세트 디코더(10) 및 리세트 디코더(11)와, 디코더(10, 11)로부터의 출력을 각각 수신하고, 논리 계산을 실행하며, 마스크 펄스 HHW를 출력하는 논리 소자로서의 NOR 게이트(12, 13)와, 인버터(14)를 구비한다.

마스크 펄스 디코더(9)의 동작을 설명하자면, 카운터(4)로부터의 카운터값이 세트 디코더(10) 및 리세트 디코더(11)에 입력되면, 세트 디코더는 카운값이 수평 주기의 1/4에 대응하는 타이밍에서 세트 펄스를 출력하고 또한, 리세트 디코더(11)는 카운터값이 수평 기간의 3/4에 대응하는 타이밍에서 리세트 펄스를 출력한다.

세트 펄스가 래치 회로에 입력되면, 마스크 펄스 디코더(9)로부터의 출력 HHW는 수평 기간의 1/4 위상에서 레벨 1로 설정된다. 리세트 펄스가 입력되면, 출력 HHW는 수평 기간의 3/4 위상에서 레벨 0으로 설정된다. 이결과, 기준 신호 HREF로부터 1/4 위상 시프트된 디코드 출력 HHW이 발생된다.

마스크 펄스 디코더(9)로부터의 출력으로서 신호 HHW는 제어 신호로서 마스크 회로(8)에 입력된다. 마스크 회로(8)는 신호 HHW에 따라 복합 동기 신호 HVS의 1/2 H 성분 및 등화 펄스 성분을 마스크한다.

즉 마스크 펄스 HHW는 약 1/4 기간 만큼 기준 신호 HREF의 위상을 지연시킴으로써 얻어진다.

도 10은 도 7에 도시된 마스크 회로의 회로도이다. 도 11은 도 10에 도시된 신호들의 타이밍도이다. 도 10 및 도 11에 도시된 바와 같이 마스크 회로(8)은 제어 신호로서 입력되는 마스크 펄스 HHW를 반전시키는 인버터(15)와, 복합 동기 신호 HVS와 인버터(15)로부터의 출력을 논리적(AND)하는 AND 게이트(16)를 구비한다. 마스크 회로(8)에 입력된 마스크 펄스 HHW는 인버터(15)에 의해 레벨이 반전되고 AND 게이트(16)의 한 입력 단자에 공급된다. 복합 동기 신호 HVS는 AND 게이트(16)의 다른 입력 단자에 공급된다. 그러므로 인버터(15)로부터의 출력이 레벨 0일 때, 복합 동기 신호 HVS는 강제적으로 마스크되어 복합 동기 출력이 레벨 0으로 세트된다.

즉, 마스크 펄스 디코더(9), 마스크 회로(8), 선택기(6)은 입력 신호로서 복합 동기 신호 HVS 또는 기준 신호 HREF를 선택하도록 제어하며, 그 제어된 신호는 위상 비교기(1)에 공급된다.

도 12는 도 7에 도시된 회로의 동작을 더욱 상세히 설명하기 위한 신호들을 도시하는 타이밍도이다. 전체적인 회로 동작에 대해서 설명하자면, 도 12에 도시된 바와 같이 복합 동기 신호 HVS의 수평 동기 성분이 입력되는 동안 수평 동기 신호와 동상으로 디코더 회로(5)에서 기준 신호 HREF가 출력될 때 위상 비교기(1), LPF(2), VCO(3), 카운터(4), 디코더 회로(5)로 구성된 피드백 시스템은 안정된 동작을 한다. 마스크 펄스 디코더(9)로부터의 출력으로서 마스크 펄스 HHW가 기준 신호 HREF에 대해 25%의 위상 시프트를 가지므로(지연되므로) 마스크 회로(8)는 복합 동기 신호 HVS를 선택기(6)에 즉시 출력한다. 선택기(6)는 수직 동기 분리 회로(7)로부터의 선택기 제어 신호 SEL이 없기 때문에 기준 신호 HREF를 선택하지 않고 복합 동기 신호 HVS를 즉시 출력한다. 그 결과 복합 동기 신호 HVS 및 기준 신호 HREF는 동상으로 위상 비교기(1)에 입력된다. 그 오류 출력 PFD는 정상 출력, 즉 고 임피던스 상태로 된다.

이와 같이 위상 비교기(1)로부터의 오류 출력 PFD는 고 임피던스 출력이 되며, 따라서 PLL 회로는 로크된 상태를 유지한다.

복합 동기 신호 HVS의 수직 동기 성분이 입력되면, 복합 동기 신호 HVS는 기준 신호 HREF로부터 1/4 위상 시프트된(25% 위상 시프트된) 마스크 펄스 HHW를 이용하여 마스크 회로(8)에 의해 마스크된다. 마스크 펄스 HHW가 레벨 1에 있을 때 복합 동기 신호 HVS는 강제로 마스크되어 레벨 0의 신호가 마스크 회로(8)로부터 출력된다. 이러한 동작으로 복합 동기 신호 HVS의 수평 동기 성분의 최후에서 발생된 1/2 H 성분 및 복합 동기 신호 HVS의 수직 동기 성분의 최초 및 최후에 발생된 등화 펄스 성분들은 완전하게 마스크된다. 보다 구체적으로 말하자면, 복합 동기 신호 HVS의 최후의 수평 동기 신호로부터의 1/2 수평 기간의 기수배인 위상에 위치되는 복합 동기 신호 HVS의 수직 동기 신호 성분은 완전하게 마스크된다.

마스크 회로(8)에 의해 마스크 처리된 복합 동기 신호 HVS는 선택기(6)의 입력 단자에 공급된다. 그러므로 복합 동기 신호 HVS는 수직 동기 신호의 써레이티드 펄스 성분을 여전히 가지고 있기 때문에 선택기(6)는 그 써레이티드 펄스 성분에 대해 기준 신호 HREF 또는 복합 동기 신호 HVS를 선택하는 선택 제어 처리를 실행한다. 수직 동기 분리 회로(7)는 복합 동기 신호 HVS의 수직 동기 성분에 있어서 써레이티드 펄스 기간을 검출하기 때문에 선택 펄스 SEL가 레벨 1일 때, 선택기(6)로의 복합 동기 신호 HVS는 기준 신호 HREF로 대체된다.

이러한 동작으로, 입력으로서 위상 비교기(1)에 공급된 복합 동기 신호 HVS는 기준 신호 HREF와 동상이다. 그러므로 위상 비교기(1)는 임의의 오동작을 실행하지 않고 정상 동작(고 임피던스 출력)을 계속할 수 있다.

앞서 설명한 실시예에 있어서, 입력 신호인 복합 동기 신호의 1/2 H 성분 및 등화 성분이 마스크 된다. 써레이티드 펄스 기간 동안 복합 동기 신호는 기준 신호로 대체된다. 이러한 장치로써, 기준 신호에 위상 동기된 신호가 위상 비교기에 입력되므로 위상 비교기로부터의 출력은 갑작스런 변화가 방지된다.

Claims (3)

1. 수평 동기 신호 및 수직 동기 신호를 포함하는 복합 동기 신호를 수신하여, 상기 복합 동기 신호에 동기하는 신호를 발생시키는 위상 동기 루프 회로에 있어서,

   수직 동기 기간의 일부를 검출하기위해 상기 복합 동기 신호로부터 상기 수직 동기 신호를 분리시키는 수직 동기 분리 회로와,

   소정 기간 동안 입력 단자로부터 상기 복합 동기 신호를 마스크하는 마스크 회로와,

   상기 복합 동기 신호에 기초하여 발생된 한 기준 신호와 상기 마스크 회로에 의해 마스크된 상기 복합 동기 신호를 상기 수직 동기 분리 회로로부터의 검출 출력에 따라 선택하는 선택기와,

   상기 선택기로부터의 출력 및 상기 기준 신호 사이의 위상차를 검출하는 위상 비교기와,

   저역 필터를 통해 상기 위상 비교기로부터의 출력을 수신함으로써 발진 주파수를 변화시키는 전압 제어 발진기와,

   상기 전압 제어 발진기로부터의 발진 출력을 카운트하는 카운터와,

   상기 기준 신호를 발생시키기 위해 상기 카운터로부터의 출력을 디코딩하고, 상기 선택기 및 상기 위상 비교기에 상기 기준 신호를 공급하며, 소정 기간에 상기 카운터를 리세팅하는 디코더 회로와,

   상기 마스크 회로의 마스크 기간을 제어하기 위해 상기 카운터로부터의 출력에 따라 소정 기간 만큼 상기 기준 신호로부터 위상 시프트된 마스크 펄스를 발생시키는 마스크 펄스 디코더를 구비하며,

   상기 복합 동기 신호는 상기 수직 동기 분리 회로로부터의 상기 검출 출력에 따라 상기 기준 신호로 대체되며, 상기 위상 비교기의 입력에 공급되는 위상 동기 루프 회로.
2. 제 1 항에 있어서, 상기 마스크 펄스 디코더는 상기 카운터로부터의 카운트 출력을 수신하고, 수평 주사 기간의 1/4 기간에서 세트 펄스를, 수평 주사 기간의 3/4 기간에서 리세트 펄스를 각각 발생시키는 세트 디코더 및 리세트 디코더와, 상기 세트 디코더 및 상기 리세트 디코더로부터의 출력을 래치하고 상기 마스크 펄스를 출력하는 래치 수단을 구비하는 위상 동기 루프 회로.
3. 제 1 항에 있어서, 상기 마스크 회로는 상기 마스크 펄스 디코더로부터 상기 마스크 펄스를 수신하고 상기 마스크 펄스를 반전시키는 게이트와, 상기 복합 동기 입력 및 상기 게이트로부터의 출력을 논리적(AND)하는 논리 소자를 구비하며, 상기 복합 동기 입력의 마스크 기간을 설정하는 위상 동기 루프 회로.