JP3989880B2 - Pll回路及び映像表示装置 - Google Patents
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Description
第1のカウンタ112は、クロック入力端子にクロックCLKを、リセット入力端子(Lowレベルでアクティブ)に第1の微分パルスHDRを入力する。第1のカウンタ112は、第1の微分パルスHDRによってリセットされ、クロックCLKをカウントし、カウンタの値をデコードして第1の信号HSC50として出力する。第1のカウンタ112のリセット時のカウント値をMとする(Mは正の整数)。基準入力信号HDの周期が所定の基準周期THの場合、PLLが位相ロックした状態でMはNにほぼ一致する(Nは設計仕様として任意に設定される値である。従来例では、1水平期間のピクセル数である。)。第1の信号HSC50は、基準入力信号HDの立ち下がりエッジのタイミングに立ち上がりエッジを持ち、所定のタイミングに立ち下がりエッジを持つ。基準入力信号HDの周期が基準周期TH近傍の場合、典型的には、第1の信号HSC50のデューティは約50%に設定される。
チャージポンプ150は位相誤差信号を入力し、ループフィルタ160のコンデンサが保持する制御電圧Vfに対して、up信号であれば一定の充電電流Iupを流し(制御電圧Vfは上昇する。)、down信号であれば一定の放電電流Idownを流す(制御電圧Vfは低下する。)。ループフィルタは、高周波成分が除去されてた、VCO100の制御電圧Vfを保持する。VCO100は制御電圧Vfをフィードバック入力し、それに応じた周波数で発振し、クロックCLKを出力する。
図5の時刻t2に、基準入力信号HDの立ち下がりエッジが到来する。この基準入力信号HDの立ち下がりエッジでリセットされた第1のカウンタ112は、時刻t2に立ち上がりエッジを有する第1の信号HSC50を出力する。第2の信号カウンタ132は、時刻t2より後の時刻t3に立ち下がりエッジを持つ第2の信号PLL50を出力する。位相比較器140は、時刻t2〜時刻t3にup信号(位相誤差信号)をチャージポンプ150に送出する。ループフィルタ160を構成するコンデンサに充電電流Iupが流れ、制御電圧Vfが上昇する。その結果、VCO100の発振周波数が大きくなり(周期TCLKが短くなり)、第1の信号HSC50の立ち上がりエッジに第2の信号PLL50の立ち下がりエッジを一致させるようにフィードバックが働く。
図5の、時刻t5、時刻t8、時刻t9、時刻t10に基準入力信号HDの立ち下がりエッジが到来する。時刻t5〜時刻t8の期間は、基準入力信号HDの周期が基準周期THの1.5倍(2倍未満)に伸びて、周期TSKEWとなっている。時刻t8〜時刻t9及び時刻t9〜時刻t10の期間は、再び基準周期THとなる。
本発明は、表示画面上にトップカール現象を生じず、優れた表示画質を有する映像表示装置を提供することを目的とする。
本発明によれば、表示画面上にトップカール現象を生じず、優れた表示画質を有する映像表示装置を実現できるという有利な効果が得られる。
図1、図2及び図3を用いて本発明の実施の形態のPLL回路を説明する。図1は、本発明の実施の形態のPLL回路の回路構成図である。実施の形態のPLL回路は、基準入力信号入力端子90、パルス幅設定回路110、位相比較器140、チャージポンプ150、ループフィルタ160、電圧制御発振器(VCO)100、1/N分周器130及び不連続入力検出部200を有する。パルス幅設定回路110は、微分回路111及び第1のカウンタ112を有する。1/N分周器130は、第2のカウンタ132、リセットパルス作成回路131及びANDゲート回路133(Low論理のOR回路)を有する。不連続入力検出部200は、スキュー検出デコーダ210及びスキューリセットパルス作成回路220を有する。ループフィルタ160は、図示しないコンデンサ及び抵抗を有する積分回路から構成される。実施の形態1のPLL回路において、従来例のPLL回路(図4)と共通のブロックには同一の符号を使用し、説明を簡略にする。
図2の、時刻t5、時刻t8、時刻t9、時刻t10に基準入力信号HDの立ち下がりエッジが到来する。時刻t5〜時刻t8の期間は、基準入力信号HDの周期が基準周期THより伸び、周期TSKEWとなっている。時刻t8〜時刻t9及び時刻t9〜時刻t10の期間は、基準周期THとほぼ等しい。
表示ピクセルを有する映像表示装置(例えば液晶表示装置、プラズマディスプレイ、マイクロミラーによる表示装置)では、水平同期信号を基準入力信号HDとするPLL回路が用いられる。本発明のPLL回路は、安定度が高いクロックを作成できるので、液晶表示装置の表示画面においてトップカール現象を生じさせない。
100 電圧制御発振器
110 パルス幅設定回路
111 微分回路
112 第1のカウンタ
130、430 1/N分周器
131 リセットパルス作成回路
132 第2のカウンタ
133 論理和(OR)ゲート回路
140 位相比較器
150 チャージポンプ
160 ループフィルタ
200 不連続入力検出部
210 スキュー検出デコーダ
220 スキューリセットパルス作成回路
221 インバータ
222、223 Dフリップフロップ
Claims (5)
- 制御電圧に応じて発振周波数を変化させ、位相ロック状態において基準入力信号の周波数のN倍(Nは2以上の任意の正整数)の発振周波数であるクロックを出力する電圧制御発振器と、
所定の期間内において1回だけ周期が基準周期より長い周期があり、それ以外の周期がほぼ基準周期である基準入力信号を入力し、前記基準入力信号の到来タイミングで微分信号を出力する微分回路と、
前記微分信号でリセットされ、前記クロックを入力してカウントした信号である第1の信号を出力する第1のカウンタと、
前記クロックを入力してカウントした信号である第2の信号を出力する第2のカウンタと、
前記第2のカウンタの値がNになると第1のリセットパルスを出力するリセットパルス作成回路と、
前記第1の信号と前記第2の信号とを入力し、両者の位相誤差を示す位相誤差信号を出力する位相比較器と、
前記位相誤差信号に応じてループフィルタへの充放電電流を出力するチャージポンプと、
前記制御電圧を保持出力し、前記充放電電流により前記制御電圧を変化させる前記ループフィルタと、
前記基準入力信号を入力し、その周期が基準周期より所定以上長くなった後に最初に入力した前記基準入力信号を検出し、その到来タイミングで第2のリセットパルスを出力する不連続入力検出部と、
を備え、
前記第2のカウンタは、前記第1のリセットパルスと前記第2のリセットパルスとにより一定の値にリセットされることを特徴とするPLL(Phase Locked Loop)回路。 - 前記不連続入力検出部は、前記第1のカウンタの値が基準周期におけるカウント値より所定以上大きくなったことを検出した後に、最初に入力した前記基準入力信号を検出し、その到来タイミングで前記第2のリセットパルスを出力することを特徴とする請求項1に記載のPLL回路。
- 前記微分信号及び/又は前記第2のリセットパルスは、前記クロックの入力タイミングで出力されることを特徴とする請求項1に記載のPLL回路。
- 前記基準入力信号が、1垂直同期期間が水平同期信号の周期の整数倍と異なる映像信号の水平同期信号であることを特徴とする請求項1から請求項3のいずれかの請求項に記載のPLL回路。
- 請求項1から請求項4のいずれかの請求項に記載のPLL回路を有することを特徴とする映像表示装置。
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