JP2005065199A - Ｐｌｌ回路及び映像表示装置 - Google Patents

Abstract

【課題】 基準入力信号の周期に不連続が生じても、電圧制御発振器の安定状態への収束を短時間に行い、安定度が高いクロック信号を生成するＰＬＬ回路を提供する。
【解決手段】 本発明のＰＬＬ回路は、制御電圧により制御されたクロックを出力する電圧制御発振器と、所定の期間内において１回だけ周期が基準周期より長い基準入力信号によりリセットされ、クロックをカウントした第１の信号を出力する第１のカウンタと、クロックをカウントした第２の信号を出力する第２のカウンタと、第２のカウンタの値が所定値になると第２のカウンタをリセットするリセットパルス作成回路と、第１の信号と第２の信号との位相誤差信号により変化する制御電圧を保持出力するループフィルタと、基準入力信号の周期が基準周期より所定以上長くなった後に最初に入力した基準入力信号を検出して第２のカウンタをリセットする不連続入力検出部と、を有する。
【選択図】図１

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路及び映像表示装置に関する。

ＰＬＬ回路は、基準入力信号の周波数がＮ逓倍された発振周波数を電圧制御発振器（Voltage Controlled Oscillator。以下、ＶＣＯと言う。）の出力信号として得るとともに、基準入力信号の位相とＶＣＯ出力信号のＮ分の１分周信号（Ｎは任意の正整数）の位相とを一致させるように動作するものでデジタル家電のＡＶ機器などアナログ回路／デジタル回路混載システムに多用される。

図４及び図５を用いて、従来例のＰＬＬ回路を説明する。図４は、従来例のＰＬＬ回路の回路構成図である。従来例のＰＬＬ回路は、基準入力信号入力端子９０、パルス幅設定回路１１０、位相比較器１４０、チャージポンプ１５０、ループフィルタ１６０、電圧制御発振器（ＶＣＯ）１００及び１／Ｎ分周器４３０を有する。パルス幅設定回路１１０は、微分回路１１１及び第１のカウンタ１１２を有する。１／Ｎ分周器４３０は、第２のカウンタ１３２及びリセットパルス作成回路１３１を有する。ループフィルタ１６０は、図示しないコンデンサ及び抵抗を有する積分回路から構成される。微分回路１１１、第１のカウンタ１１２、第２のカウンタ１３２及びリセットパルス作成回路１３１には、ＶＣＯ１００からクロックＣＬＫが供給される。

従来例のＰＬＬ回路は、映像表示装置（例えば液晶表示装置）の駆動用クロックの生成回路である。基準入力信号ＨＤは、映像表示装置が入力した映像信号から抽出した水平駆動信号（水平同期信号）である。ＶＣＯ１００の出力パルス（以下、「クロック」と呼ぶ。）は、入力した映像信号をピクセル単位で横方向に（映像信号を１水平期間の長さを有するシフトレジスタに入力するために）シフトするピクセル駆動パルスとして使用される。第２のカウンタ１３２の出力パルス（１／Ｎ分周器４３０の出力パルス）は、１水平期間の映像信号を水平期間単位で縦方向にシフトする駆動パルスとして使用される。

パルス幅設定回路１１０を構成する、微分回路１１１及び第１のカウンタ１１２の動作を説明する。微分回路１１１は、基準入力信号入力端子９０から入力された基準入力信号ＨＤの立ち下がりエッジを検出し、クロックＣＬＫの１周期の時間幅を有する第１の微分パルスＨＤＲを生成する。
第１のカウンタ１１２は、クロック入力端子にクロックＣＬＫを、リセット入力端子（Ｌｏｗレベルでアクティブ）に第１の微分パルスＨＤＲを入力する。第１のカウンタ１１２は、第１の微分パルスＨＤＲによってリセットされ、クロックＣＬＫをカウントし、カウンタの値をデコードして第１の信号ＨＳＣ５０として出力する。第１のカウンタ１１２のリセット時のカウント値をＭとする（Ｍは正の整数）。基準入力信号ＨＤの周期が所定の基準周期Ｔ_Ｈの場合、ＰＬＬが位相ロックした状態でＭはＮにほぼ一致する（Ｎは設計仕様として任意に設定される値である。従来例では、１水平期間のピクセル数である。）。第１の信号ＨＳＣ５０は、基準入力信号ＨＤの立ち下がりエッジのタイミングに立ち上がりエッジを持ち、所定のタイミングに立ち下がりエッジを持つ。基準入力信号ＨＤの周期が基準周期Ｔ_Ｈ近傍の場合、典型的には、第１の信号ＨＳＣ５０のデューティは約５０％に設定される。

１／Ｎ分周器４３０を構成する、リセットパルス作成回路１３１及び第２のカウンタ１３２の動作を説明する。リセットパルス作成回路１３１は、第２のカウンタ１３２のカウント値を入力し、その値がＮに一致した時、クロックＣＬＫの１周期の時間幅を有するリセットパルスＰＬＬ５０Ｒを出力する。第２のカウンタ１３２は、クロック入力端子にクロックＣＬＫを入力し、リセット入力端子（Ｌｏｗレベルでアクティブ）にリセットパルスＰＬＬ５０Ｒを入力する。第２のカウンタ１３２は、リセットパルスＰＬＬ５０Ｒでカウンタを自己リセットし、クロックＣＬＫをカウントし、カウンタの値をデコードして第２の信号ＰＬＬ５０として出力する。好ましくは第２の信号ＰＬＬ５０のデューティが約５０％になるように、第２のカウンタ１３２を構成する。１／Ｎ分周器４３０（第２のカウンタ１３２）は、リセットタイミングに立ち下がりエッジを持ち、所定のタイミングに立ち上がりエッジを持つ。第２のカウンタ１３２の、リセット後所定の時間を経過したタイミングで、第２の信号ＰＬＬ５０が立ち下がりエッジを有する構成としても良い。

位相比較器１４０は、第１の信号ＨＳＣ５０の立ち上がりエッジ（基準入力信号ＨＤの位相）と第２の信号ＰＬＬ５０の立ち下がりエッジ（１／Ｎ分周器４３０の位相）とを比較して、位相差に応じた時間幅の位相誤差信号（ｕｐ信号又はｄｏｗｎ信号）を出力する。
チャージポンプ１５０は位相誤差信号を入力し、ループフィルタ１６０のコンデンサが保持する制御電圧Ｖｆに対して、ｕｐ信号であれば一定の充電電流Ｉｕｐを流し（制御電圧Ｖｆは上昇する。）、ｄｏｗｎ信号であれば一定の放電電流Ｉｄｏｗｎを流す（制御電圧Ｖｆは低下する。）。ループフィルタは、高周波成分が除去されてた、ＶＣＯ１００の制御電圧Ｖｆを保持する。ＶＣＯ１００は制御電圧Ｖｆをフィードバック入力し、それに応じた周波数で発振し、クロックＣＬＫを出力する。

第２のカウンタ１３２は、第２の信号ＰＬＬ５０の立ち下がりエッジ（位相比較タイミング）の前後の所定の期間の時間幅を有するウインドウ信号ＷＩＮＤＯＷを出力しても良い（図５において、ウインドウ信号ＷＩＮＤＯＷがＨｉｇｈレベルになるＷ１からＷ２までの期間）。この場合、位相比較器１４０は、ウインドウ信号ＷＩＮＤＯＷの区間内の位相誤差信号を出力する。これにより、例えば入力した映像信号の水平同期信号が１個欠落していた場合に（水平同期信号の周期が変動したわけではない。）、ＰＬＬの発振周波数が所定の値以上変動しないように制限できる。

上記の構成により従来例のＰＬＬ回路は、基準入力信号ＨＤの周波数に追従して、そのＮ逓倍の周波数のクロックＣＬＫ及び基準入力信号ＨＤに同期した第２の信号ＰＬＬ５０を出力する。基準入力信号ＨＤの周期（基準周期）をＴ_Ｈとし、クロックＣＬＫの発振周期をＴ_ＣＬＫ（Ｔ_Ｈ＝Ｎ×Ｔ_ＣＬＫ）とする。

図５を用いて、従来例のＰＬＬ回路の動作を詳細に説明する。図５は、従来例のＰＬＬ回路の動作を示すタイミングチャートである。図５の時刻ｔ１、ｔ２、ｔ５、ｔ８、ｔ９、ｔ１０に基準入力信号ＨＤが基準入力信号入力端子９０に入力される。
図５の時刻ｔ２に、基準入力信号ＨＤの立ち下がりエッジが到来する。この基準入力信号ＨＤの立ち下がりエッジでリセットされた第１のカウンタ１１２は、時刻ｔ２に立ち上がりエッジを有する第１の信号ＨＳＣ５０を出力する。第２の信号カウンタ１３２は、時刻ｔ２より後の時刻ｔ３に立ち下がりエッジを持つ第２の信号ＰＬＬ５０を出力する。位相比較器１４０は、時刻ｔ２〜時刻ｔ３にｕｐ信号（位相誤差信号）をチャージポンプ１５０に送出する。ループフィルタ１６０を構成するコンデンサに充電電流Ｉｕｐが流れ、制御電圧Ｖｆが上昇する。その結果、ＶＣＯ１００の発振周波数が大きくなり（周期Ｔ_ＣＬＫが短くなり）、第１の信号ＨＳＣ５０の立ち上がりエッジに第２の信号ＰＬＬ５０の立ち下がりエッジを一致させるようにフィードバックが働く。

時刻ｔ５に、次の基準入力信号ＨＤの立ち下がりエッジが到来する。パルス幅設定回路１１０は、時刻ｔ５に立ち上がりエッジを持つ第１の信号ＨＳＣ５０を作成する。１／Ｎ分周器４３０は、時刻ｔ５より前の時刻ｔ４に立ち下がりエッジを持つ第２の信号ＰＬＬ５０を出力する。位相比較器１４０は、時刻ｔ４〜時刻ｔ５にｄｏｗｎ信号（位相誤差信号）をチャージポンプ１５０に送出する。ループフィルタ１６０を構成するコンデンサに放電電流Ｉｄｏｗｎが流れ、制御電圧Ｖｆが下降する。その結果、ＶＣＯ１００の発振周波数が小さくなり（Ｔ_ＣＬＫが伸び）、第１の信号ＨＳＣ５０の立ち上がりエッジに第２の信号ＰＬＬ５０の立ち下がりエッジを一致させるようにフィードバックが働く。

従来例のＰＬＬ回路は、基準入力信号ＨＤの周期が基準周期Ｔ_Ｈ近傍で安定している場合、このようなフィードバックを繰り返すことで、ＶＣＯ１００の周期Ｔ_ＣＬＫをＴ_Ｈ／Ｎにロックさせることができる。このとき、第１のカウンタ１１２のリセット時のカウント値Ｍは、第２のカウンタ１３２のリセット時のカウント値Ｎとほぼ等しい。

例えば液晶表示装置においては、画面表示のための映像信号は、水平同期信号を基準入力信号ＨＤとするＰＬＬ回路の出力クロックＣＬＫ及び第２の信号ＰＬＬ５０により駆動される。例えばＰＡＬ方式の映像信号において、１フィールドの垂直同期期間ＴＶ（垂直同期信号ＶＤの周期）は３１２．５水平同期期間Ｔ_Ｈに等しい（１ＴＶ＝３１２．５Ｔ_Ｈ）。ＰＡＬ方式の映像信号を液晶パネルに表示する場合、１垂直同期期間（１ＴＶ）のライン数（水平同期信号のパルスの数に等しい）を間引く間引き処理を行って、垂直同期期間ＴＶを水平同期期間の整数倍にする必要がある（例えば１ＴＶ＝３１２×水平同期期間にする。）。間引き処理は、ＰＬＬ回路の前段で、ＰＡＬ方式のＶ圧縮率に相当する基準周期Ｔ_Ｈを通常のＰＡＬ方式の１水平同期期間である６４μｓｅｃよりも伸長することで行う。この場合に、１垂直同期期間ＴＶに１回、垂直帰線期間内の１水平同期期間をＰＡＬ方式のＶ圧縮率に相当する基準周期Ｔ_Ｈ（Ｔ_Ｈは６４μｓｅｃ以上）よりさらに伸長（Ｔ_Ｈの２倍未満にする）することで、垂直同期信号と水平同期信号の位相関係を保持する必要がある。即ち、１垂直同期期間ＴＶに１回、水平同期信号の周期を不連続にする必要がある。ＰＬＬ回路に入力される基準入力信号ＨＤ（水平同期信号）の周期は、１垂直同期期間に１回だけ基準周期Ｔ_Ｈより伸長され、他の３１１個の周期は基準周期Ｔ_Ｈとなる（例えば、図５のＨＤ波形）。

次に、基準入力信号ＨＤの周期が垂直同期期間に１回だけ基準周期Ｔ_Ｈより延び、その後再び基準周期Ｔ_Ｈに戻る場合の、従来例のＰＬＬ回路の動作を説明する。
図５の、時刻ｔ５、時刻ｔ８、時刻ｔ９、時刻ｔ１０に基準入力信号ＨＤの立ち下がりエッジが到来する。時刻ｔ５〜時刻ｔ８の期間は、基準入力信号ＨＤの周期が基準周期Ｔ_Ｈの１．５倍（２倍未満）に伸びて、周期Ｔ_ＳＫＥＷとなっている。時刻ｔ８〜時刻ｔ９及び時刻ｔ９〜時刻ｔ１０の期間は、再び基準周期Ｔ_Ｈとなる。

基準入力信号ＨＤの周期が基準周期Ｔ_Ｈのままであれば、時刻ｔ６近傍に基準入力信号ＨＤが到来するが、周期Ｔ_ＳＫＥＷにおいては、時刻ｔ６より遅れた時刻ｔ８に基準入力信号ＨＤが到来する。第１の信号ＨＳＣ５０と第２の信号ＰＬＬ５０との位相誤差は時刻ｔ６〜時刻ｔ８である。しかし、時刻ｔ８より前の時刻ｔ７に、ウインドウ信号ＷＩＮＤＯＷがＬｏｗレベルに移行するため、位相比較器１４０は、時刻ｔ６〜時刻ｔ７にｄｏｗｎ信号（位相誤差信号）をチャージポンプ１５０に送出する。時刻ｔ８に、第１のカウンタ１１２のカウント値はＱ（＞Ｍ）からリセットされる。

時刻ｔ８以降は、基準入力信号ＨＤの周期は基準周期Ｔ_Ｈに戻る。しかし、ループフィルタ１６０及びＶＣＯ１００の応答がそれほど速くない故に、周期Ｔ_ＳＫＥＷにおいて生じた第１の信号ＨＳＣ５０と第２の信号ＰＬＬ５０との位相差が解消するまでには相当の時間を要する。そのため、時刻ｔ８〜時刻ｔ９の期間及び時刻ｔ９〜時刻ｔ１０の期間にも、時刻ｔ５〜時刻ｔ８の期間と同様に位相比較器１４０からｄｏｗｎ信号が出力される。更に、その後の期間（図示しない）には、ＰＬＬ回路の位相引き込み時のオーバーシュートによりｕｐ信号が継続して出力される。従来例のＰＬＬ回路は、基準入力信号ＨＤの周期が１回だけ不連続になった場合、第１の信号ＨＳＣ５０の立ち上がりエッジと第２の信号ＰＬＬ５０の立ち下がりエッジとが再び一致し、ＶＣＯ１００に入力される制御電圧Ｖｆが安定するまでに、位相比較のサイクルが数十回以上繰り返された（安定するまでに数十水平同期期間の時間を要した）。そのため、ＶＣＯ１００が出力するクロックＣＬＫの周波数（周期）の安定性が不十分であった。

通常は、周期Ｔ_ＳＫＥＷにおける水平同期期間の伸長は、液晶パネルの縦方向の表示が開始される前に（垂直帰線消去期間）に行われる。ＰＬＬ回路の、基準入力信号ＨＤの周期の不連続に対する応答が、少なくとも液晶パネルの実効的な表示が開始されるまで（有効画面の第１水平期間の画像表示を開始するまで）に安定している必要がある。しかし、従来例のＰＬＬ回路においては、基準入力信号ＨＤの周期が１回伸長した後に（周期Ｔ_ＳＫＥＷが発生した後に）、ＶＣＯ１００が出力するクロックＣＬＫが安定するまでに相当の時間がかかった。そのため、液晶表示装置では画面の上部が歪むトップカール現象が起き、画質が大きく劣化するという問題があった。

特開昭６３−２１５２６５号公報に開示された水平同期ＰＬＬ回路は、基準入力信号の基準周期が、ある一定周期の中で１回だけ不連続になり、その後は再び元の基準入力周期に復帰するような入力信号に対して、ＰＬＬ回路内の分周器の値を検出して擬似的な基準入力信号を発生させ、基準入力信号を補てんする。しかし、補てんされた信号から次に到来する基準入力信号までの期間が基準入力信号の基準周期からはずれるという問題があった。また、特開昭６３−２１５２６５号公報に開示された水平同期ＰＬＬ回路は、垂直同期期間についてのＰＬＬ回路の応答安定性の向上を図ったものであり、基準入力信号（ＨＤ）が一定周期内で１回だけ伸びた周期で入力される場合のＰＬＬ回路の安定化には対応できなかった。
特開昭６３−２１５２６５号公報

本発明は上記従来の課題を解決するもので、基準入力信号の周期に不連続が生じても、電圧制御発振器の安定状態への収束を短時間に行い、安定度が高いクロックを生成できるＰＬＬ回路を提供することを目的とする。
本発明は、表示画面上にトップカール現象を生じず、優れた表示画質を有する映像表示装置を提供することを目的とする。

上記課題を解決するため、本発明は以下の構成を有する。請求項１に記載の発明は、制御電圧に応じて発振周波数を変化させ、位相ロック状態において基準入力信号の周波数のＮ倍（Ｎは２以上の任意の正整数）の発振周波数であるクロックを出力する電圧制御発振器と、所定の期間内において１回だけ周期が基準周期より長い周期があり、それ以外の周期がほぼ基準周期である基準入力信号を入力し、前記基準入力信号の到来タイミングで微分信号を出力する微分回路と、前記微分信号でリセットされ、前記クロックを入力してカウントした信号である第１の信号を出力する第１のカウンタと、前記クロックを入力してカウントした信号である第２の信号を出力する第２のカウンタと、前記第２のカウンタの値がＮになると第１のリセットパルスを出力するリセットパルス作成回路と、前記第１の信号と前記第２の信号とを入力し、両者の位相誤差を示す位相誤差信号を出力する位相比較器と、前記位相誤差信号に応じてループフィルタへの充放電電流を出力するチャージポンプと、前記制御電圧を保持出力し、前記充放電電流により前記制御電圧を変化させる前記ループフィルタと、前記基準入力信号を入力し、その周期が基準周期より所定以上長くなった後に最初に入力した前記基準入力信号を検出し、その到来タイミングで第２のリセットパルスを出力する不連続入力検出部と、を備え、前記第２のカウンタは、前記第１のリセットパルスと前記第２のリセットパルスとにより一定の値にリセットされることを特徴とするＰＬＬ回路である。

本発明によれば、基準入力信号が一定周期の中で１回だけ基準周期よりも長い周期で入力されたときに、分周器を構成する第２のカウンタが、第２のリセットパルスによってリセットされるので、第１の信号（ＨＳＣ５０）及び第２の信号（ＰＬＬ５０）の位相差が大きくならない。従って、電圧制御発振器が従来に比べて短時間で安定状態に収束する。「その周期が基準周期より所定以上長くなった」期間は、通常の基準周期においては周期が最も長くなった場合にも到達しない期間に設定する。

請求項２に記載の発明は、前記不連続入力検出部は、前記第１のカウンタの値が基準周期におけるカウント値より所定以上大きくなったことを検出した後に、最初に入力した前記基準入力信号を検出し、その到来タイミングで第２の微分信号を出力することを特徴とする請求項１に記載のＰＬＬ回路である。

不連続入力検出部は、第１のカウンタのカウント値が、基準周期における最大値より大きな値である所定のカウント値に達したときに不連続入力検出信号を作成する。これにより、基準周期において誤動作することなく、且つ確実に基準周期より長い周期を検出できる。

請求項３に記載の発明は、前記微分信号及び／又は前記第２のリセットパルスは、前記クロックの入力タイミングで出力されることを特徴とする請求項１に記載のＰＬＬ回路である。これにより、ＰＬＬ回路を安定して動作させることが出来る。

請求項４に記載の発明は、前記基準入力信号が、１垂直同期期間が水平同期信号の周期の整数倍と異なる映像信号の水平同期信号であることを特徴とする請求項１から請求項３のいずれかの請求項に記載のＰＬＬ回路である。本発明は、映像表示装置において、表示パネル上にトップカール現象を生じさせず、画質を大きく向上できるという作用を有する。

請求項５に記載の発明は、請求項１から請求項４のいずれかの請求項に記載のＰＬＬ回路を有することを特徴とする映像表示装置である。本発明は、表示画面上にトップカール現象を生じず、優れた表示画質を有する映像表示装置を実現できるという作用を有する。

本発明によれば、基準入力信号の周期が１回だけその前後の期間より伸長した場合でも、電圧制御発振器が短時間で安定状態に収束するので、安定度が高いクロックが得られるＰＬＬ回路を実現できるという有利な効果が得られる。
本発明によれば、表示画面上にトップカール現象を生じず、優れた表示画質を有する映像表示装置を実現できるという有利な効果が得られる。

以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。

《実施の形態》
図１、図２及び図３を用いて本発明の実施の形態のＰＬＬ回路を説明する。図１は、本発明の実施の形態のＰＬＬ回路の回路構成図である。実施の形態のＰＬＬ回路は、基準入力信号入力端子９０、パルス幅設定回路１１０、位相比較器１４０、チャージポンプ１５０、ループフィルタ１６０、電圧制御発振器（ＶＣＯ）１００、１／Ｎ分周器１３０及び不連続入力検出部２００を有する。パルス幅設定回路１１０は、微分回路１１１及び第１のカウンタ１１２を有する。１／Ｎ分周器１３０は、第２のカウンタ１３２、リセットパルス作成回路１３１及びＡＮＤゲート回路１３３（Ｌｏｗ論理のＯＲ回路）を有する。不連続入力検出部２００は、スキュー検出デコーダ２１０及びスキューリセットパルス作成回路２２０を有する。ループフィルタ１６０は、図示しないコンデンサ及び抵抗を有する積分回路から構成される。実施の形態１のＰＬＬ回路において、従来例のＰＬＬ回路（図４）と共通のブロックには同一の符号を使用し、説明を簡略にする。

ＶＣＯ１００は、微分回路１１１、第１のカウンタ１１２、スキュー検出デコーダ２１０、スキューリセットパルス作成回路２２０、第２のカウンタ１３２及びリセットパルス作成回路１３１にクロックＣＬＫを供給する。パルス幅設定回路１１０は、基準入力信号ＨＤに基づいて第１の信号ＨＳＣ５０を出力する。不連続入力検出部２００は、第１のカウンタ１１２の値及び基準入力信号ＨＤに基づいて、第２の微分パルスＳＫＥＷＲＥＳ（スキューリセットパルス）を出力する。１／Ｎ分周器１３０は、クロックＣＬＫ及び第２の微分パルスＳＫＥＷＲＥＳに基づいて、第２の信号ＰＬＬ５０を出力する。位相比較器１４０は、第１の信号ＨＳＣ５０と第２の信号ＰＬＬ５０との位相を比較し、位相誤差信号（ｕｐ信号又はｄｏｗｎ信号）を出力する。チャージポンプ１５０は、位相誤差信号に基づいて、第２の信号ＰＬＬ５０のコンデンサに保持される制御電圧Ｖｆに対し充電電流Ｉｕｐ又は放電電流Ｉｄｏｗｎを流す。チャージポンプ１５０は、制御電圧Ｖｆを出力する。ＶＣＯ１００は制御電圧Ｖｆをフィードバック入力し、それに応じた周波数で発振し、クロックＣＬＫを出力する。

実施の形態のＰＬＬ回路は、映像表示装置（実施の形態においては液晶表示装置）に含まれ、その駆動用クロックの生成回路である。基準入力信号ＨＤは、映像表示装置が入力した映像信号から抽出した水平駆動信号（水平同期信号）である。ＶＣＯ１００の出力パルス（以下、「クロック」と呼ぶ。）は、入力した映像信号をピクセル単位で横方向に（映像信号を１水平期間の長さを有するシフトレジスタに入力するために）シフトするピクセル駆動パルスとして使用される。第２のカウンタ１３２の出力パルス（１／Ｎ分周器４３０の出力パルス）は、１水平期間の映像信号を水平期間単位で縦方向にシフトする駆動パルスとして使用される。実施の形態において、映像表示装置の入力映像信号は、ＰＡＬ方式の映像信号である。入力映像信号は、１垂直同期期間ＴＶに１回だけ水平同期期間が基準周期Ｔ_Ｈより伸長され、基準周期Ｔ_Ｈの２倍未満の周期Ｔ_ＳＫＥＷを有する。他の水平同期期間は基準周期Ｔ_Ｈとなる。

映像表示装置の入力映像信号は、１フィールドが水平同期期間の整数倍でない他の任意の映像信号（例えばＮＴＳＣ信号）であっても良い。ＮＴＳＣ信号において、１フィールドの垂直同期期間ＴＶ（垂直同期信号ＶＤの周期）は２６２．５水平同期期間Ｔ_Ｈに等しい（１ＴＶ＝２６２．５Ｔ_Ｈ）

不連続入力検出部２００は、周期Ｔ_ＳＫＥＷにおいて、基準入力信号ＨＤを入力してからの経過時間が、基準周期Ｔ_Ｈより大きな所定の時間（第１のカウンタ１１２のカウント値がＰになる時間）に達した後に、最初に入力した基準入力信号ＨＤの立ち下がりエッジを検出し、その立ち下がりエッジを起点としてクロックＣＬＫの１周期分の時間幅を有する第２の微分パルスＳＫＥＷＲＥＳ（Ｌｏｗレベルでアクティブ）を出力する。基準周期Ｔ_Ｈより大きな所定の時間（カウント値Ｐの時間）は、不連続入力検出部２００が、通常の水平同期期間（基準周期Ｔ_Ｈ）の時間変動によっては第２の微分パルスＳＫＥＷＲＥＳを出力せず、且つ基準周期Ｔ_Ｈの２倍未満の周期Ｔ_ＳＫＥＷを出力する値に設定する。

基準入力信号ＨＤの周期が基準周期Ｔ_Ｈよりも伸びた周期Ｔ_ＳＫＥＷになった場合、第１のカウンタ１１２のカウント値はＭより大きいＱまで上昇し、リセットされる。不連続入力検出部２００のスキュー検出デコーダ２１０は、第１のカウンタ１１２のカウント値と所定値Ｐ（Ｍ＜Ｐ＜Ｑ）とを比較し、比較結果を出力するマグニチュード比較器である。スキュー検出デコーダ２１０は、第１のカウンタ１１２のカウント値が所定値Ｐに達したときにアクティブ（Ｈｉｇｈレベル）になり、次の基準入力信号ＨＤが到来したときにＬｏｗレベルとなる不連続入力検出信号ＳＫＥＷＤＥＴを生成する。

スキューリセットパルス作成回路２２０は微分回路であり、不連続入力検出信号ＳＫＥＷＤＥＴの立ち下がりエッジ（基準入力信号ＨＤの立ち下がりエッジ）を検出し、クロックＣＬＫの１周期分の第２の微分パルス（スキューリセットパルス）ＳＫＥＷＲＥＳを作成する。スキューリセットパルス作成回路２２０については、後で詳細に説明する。

ＡＮＤゲート回路１３３（Ｌｏｗ論理のＯＲ（論理和）回路）は、リセットパルスＰＬＬ５０Ｒと第２の微分パルスＳＫＥＷＲＥＳとを入力し、いずれかの入力信号がＬｏｗレベルであれば、リセットパルスＲＥＳＢ（Ｌｏｗレベル）として、１／Ｎ分周器１３０を構成する第２のカウンタ１３２のリセット入力端子（Ｌｏｗレベルでアクティブ）に入力する。即ち、第２のカウンタ１３２は、基準入力信号ＨＤに不連続（スキュー）が発生したときは第２の微分パルスＳＫＥＷＲＥＳでリセットされ、スキューが発生していないときは、通常どおり、リセットパルスＰＬＬ５０Ｒで自己リセットされる。

スキューが発生したとき、第２のカウンタ１３２が第２の微分パルスＳＫＥＷＲＥＳでリセットされるので、第１の信号ＨＳＣ５０の位相比較タイミング（立ち上がりエッジ）の近傍に第２の信号ＰＬＬ５０の位相比較タイミング（立下りエッジ）が生じる。その後、位相比較器１４０は小さな位相誤差信号しか発生せず、実施の形態のＰＬＬは速やかに安定状態に移行する。映像表示装置において、有効画面の表示時までに（第１水平走査線の表示までに）水平駆動信号は安定し、表示画面の上部にトップカールは発生しない。

図２を用いて、実施の形態のＰＬＬ回路の動作を詳細に説明する。図２は、実施の形態のＰＬＬ回路の動作を示すタイミングチャートである。基準入力信号ＨＤは、基準周期がＴ_Ｈのパルス信号である。図２に示す基準入力信号ＨＤの波形は、従来例のＰＬＬ回路の動作説明図（図５）の基準入力信号ＨＤの波形と同じである。図２の時刻ｔ１、ｔ２、ｔ５、ｔ８、ｔ９、ｔ１０に基準入力信号ＨＤのパルスが到来している。

時刻ｔ１〜時刻ｔ２及び時刻ｔ２〜ｔ５の期間は、基準周期Ｔ_Ｈであるため、第１のカウンタ１１２は、Ｎに近いカウント値Ｍでリセットされる。第１のカウンタ１１２のカウント値が、スキュー検出デコーダ２１０のデコードカウント値Ｐに達しないので、不連続入力検出信号ＳＫＥＷＤＥＴはＬｏｗレベルのままである。従って、第２の微分パルスＳＫＥＷＲＥＳは作成されない。時刻ｔ１〜時刻ｔ２及び時刻ｔ２〜ｔ５の期間は、１／Ｎ分周器１３０は、従来例のＰＬＬ回路の１／Ｎ分周器４３０と同じ動作をする。実施の形態のＰＬＬ回路は、基準入力信号ＨＤの周期が基準周期Ｔ_Ｈ近傍で安定している場合、このようなフィードバックを繰り返すことで、ＶＣＯ１００が出力するクロックＣＬＫの周期Ｔ_ＣＬＫをＴ_Ｈ／Ｎにロックさせることができる。

次に、基準入力信号ＨＤの周期が１回だけ基準周期Ｔ_Ｈより延び（周期Ｔ_ＳＫＥＷ）、その後再び基準周期Ｔ_Ｈに戻る場合の、実施の形態のＰＬＬ回路の動作を説明する。
図２の、時刻ｔ５、時刻ｔ８、時刻ｔ９、時刻ｔ１０に基準入力信号ＨＤの立ち下がりエッジが到来する。時刻ｔ５〜時刻ｔ８の期間は、基準入力信号ＨＤの周期が基準周期Ｔ_Ｈより伸び、周期Ｔ_ＳＫＥＷとなっている。時刻ｔ８〜時刻ｔ９及び時刻ｔ９〜時刻ｔ１０の期間は、基準周期Ｔ_Ｈとほぼ等しい。

基準入力信号ＨＤの周期が基準周期Ｔ_Ｈのままであれば、時刻ｔ６近傍に基準入力信号ＨＤが到来するが、時刻ｔ６より遅れた時刻ｔ８に基準入力信号ＨＤが到来する。位相比較器１４０は、時刻ｔ６に位相誤差信号としてｄｏｗｎ信号を出力開始する。第１の信号ＨＳＣ５０と第２の信号ＰＬＬ５０との位相誤差は時刻ｔ６〜時刻ｔ８である。しかし、時刻ｔ８より前の時刻ｔ７に、ウインドウ信号ＷＩＮＤＯＷがＬｏｗレベルに移行するため、位相比較器１４０は時刻ｔ７にｄｏｗｎ信号（位相誤差信号）の出力を停止する（時刻ｔ６〜時刻ｔ７にｄｏｗｎ信号をチャージポンプ１５０に送出する。）。時刻ｔ７までの、実施の形態のＰＬＬ回路の動作は、従来例のＰＬＬ回路の動作（図５参照）と同じである。

時刻ｔｐに、第１のカウンタ１１２のカウント値が所定値Ｐに達する。スキュー検出デコーダ２１０は、時刻ｔｐに不連続入力検出信号ＳＫＥＷＤＥＴをアクティブ（Ｈｉｇｈレベル）にする。

時刻ｔ８に、次の基準入力信号ＨＤが到来する。時刻ｔ８に、第１のカウンタ１１２のカウント値はＱ（＞Ｍ）からリセットされ、微分回路１１１は第１の微分パルスＨＤＲを生成する。スキュー検出デコーダ２１０は、基準入力信号ＨＤによって、時刻ｔ８に不連続入力検出信号ＳＫＥＷＤＥＴをＬｏｗレベルに戻す。スキューリセットパルス作成回路２２０は、不連続入力検出信号ＳＫＥＷＤＥＴの立ち下がりエッジを検出し、クロックＣＬＫの１周期分の第２の微分パルスＳＫＥＷＲＥＳを作成する。

時刻ｔ８に、第２のカウンタ１３２は、第２の微分パルスＳＫＥＷＲＥＳによって、カウント値Ｒ（＜Ｎ）でリセットされる。その結果、時刻ｔ８直後に第２の信号ＰＬＬ５０が立ち下がる。更に、第２のカウンタ１３２は、カウント値がＷ１以下であるため、時刻ｔ８にウインドウ信号ＷＩＮＤＯＷを作成する。図２において、第１の信号ＨＳＣ５０の立ち上がりエッジと第２の信号ＰＬＬ５０の立ち下がりエッジとは同時又はわずかな時間差で発生し、いずれもこのウインドウ信号ＷＩＮＤＯＷ内に入っている。位相比較器１４０は、時刻ｔ８に短いｕｐ信号（位相誤差信号）をチャージポンプ１５０に送出する。

時刻ｔ８以降は、基準入力信号ＨＤの周期は基準周期Ｔ_Ｈに戻る。実施の形態のＰＬＬ回路では、時刻ｔ８に第２の信号ＰＬＬ５０に立ち下がりエッジを生じさせた。従って、その後再び基準周期Ｔ_Ｈの基準入力信号ＨＤが到来したとき（時刻ｔ９及び時刻ｔ１０）に、第１の信号ＨＳＣ５０と第２の信号ＰＬＬ５０との位相誤差が適正な範囲内に収まる。実施の形態のＰＬＬ回路は時刻ｔ８以降、従来のＰＬＬ回路（図４）に比べ大幅に少ない位相比較のサイクル数で、ＶＣＯ１００が出力するクロックＣＬＫが安定する。

図２では、第２の信号ＰＬＬ５０がＨｉｇｈレベルの期間に、第２の微分パルスＳＫＥＷＲＥＳが生成され、第２の信号ＰＬＬ５０が立ち下がる例を示した。第２の信号ＰＬＬ５０がＬｏｗレベルの期間に第２の微分パルスＳＫＥＷＲＥＳが生成されても良い。この場合、スキュー検出デコーダ２１０のデコードカウント値Ｐは、ウインドウ信号ＷＩＮＤＯＷの終了タイミングでのカウント値Ｗ２より、タイミングがあとなので、第２の微分パルスＳＫＥＷＲＥＳのタイミングは、ウインドウ信号ＷＩＮＤＯＷがＨｉｇｈレベルの期間に含まれない。従って、位相比較器１４０は位相誤差信号を生成しない。また、第２の信号ＰＬＬ５０の立ち下がりエッジが生じないが、位相比較器１４０がゲート回路型比較器であれば（第２の信号ＰＬＬ５０の立ち下がりエッジを使用して位相を比較する構成を取らない）、実施の形態と同じ動作となる。

図３を用いて、スキューリセットパルス作成回路２２０の回路構成及び動作を説明する。図３（ａ）は、本発明の実施の形態のＰＬＬ回路を構成するスキューリセットパルス作成回路２２０の回路構成図、図３（ｂ）は本発明の実施の形態のＰＬＬ回路を構成するスキューリセットパルス作成回路２２０の動作を示すタイミングチャートである。

スキューリセットパルス作成回路２２０は、インバータ２２１、Ｄフリップフロップ（Ｄ−ＦＦ）２２２、２２３を有する。Ｄ−ＦＦ２２２のデータ入力端子ＤにＳＫＥＷＤＥＴ信号が入力され、クロック入力端子ＣＫにインバータ２２１を介して基準入力信号ＨＤが入力され、非反転出力端子ＱがＤ−ＦＦ２２３のデータ入力端子Ｄに接続される。Ｄ−ＦＦ２２３のクロック入力端子ＣＫにはクロックＣＬＫが印加されている。Ｄ−ＦＦ２２３の反転出力端子ＮＱが第２の微分パルスＳＫＥＷＲＥＳを出力する。Ｄ−ＦＦ２２３の反転出力端子ＮＱは、Ｄ−ＦＦ２２２のリセット入力端子Ｒに接続される。

不連続入力検出信号ＳＫＥＷＤＥＴはスキュー検出デコーダ２１０の出力であり、第１のカウンタ１１２のカウント値がＰになった時点でＬｏｗレベルからＨｉｇｈレベルへ移行する。Ｄ−ＦＦ２２２は、Ｈｉｇｈレベルに移行したＳＫＥＷＤＥＴ信号を、その後に（時刻ｔ８に）入力される基準入力信号ＨＤの立ち下がりタイミングで取り込む。Ｄ−ＦＦ２２３は、クロックＣＬＫの立ち上がりタイミングで、Ｄ−ＦＦ２２２に取り込まれたＨｉｇｈレベルのＳＫＥＷＤＥＴ信号を取り込み、反転出力端子ＮＱからＬｏｗレベルの第２の微分パルスＳＫＥＷＲＥＳを出力する。Ｄ−ＦＦ２２３の非反転出力端子ＮＱはＤ−ＦＦ２２２のリセット入力端子に接続されているので、Ｄ−ＦＦ２２２はリセットされ、Ｄ−ＦＦ２２２の非反転出力端子ＱはＨｉｇｈレベルからＬｏｗレベルに戻る。Ｄ−ＦＦ２２３は次のクロックＣＬＫでＬｏｗレベルを取り込み、その非反転出力端子ＮＱはＨｉｇｈレベルからＬｏｗレベルに戻る。上記の動作により、Ｄ−ＦＦ２２３の非反転出力端子ＮＱは、クロックＣＬＫ１周期分の第２の微分パルスＳＫＥＷＲＥＳを出力する。

実施の形態のＰＬＬ回路は、基準入力信号ＨＤの周期が所定期間（例えば１垂直同期期間）に１回だけその他の期間より伸長した場合でも、電圧制御発振器が短時間で安定状態に収束するので、安定度が高いクロックが得られる。
表示ピクセルを有する映像表示装置（例えば液晶表示装置、プラズマディスプレイ、マイクロミラーによる表示装置）では、水平同期信号を基準入力信号ＨＤとするＰＬＬ回路が用いられる。本発明のＰＬＬ回路は、安定度が高いクロックを作成できるので、液晶表示装置の表示画面においてトップカール現象を生じさせない。

本発明のＰＬＬ回路は、映像表示装置などに使用される、ＰＬＬ回路として有用である。

本発明の実施の形態のＰＬＬ回路の回路構成図 本発明の実施の形態のＰＬＬ回路の動作を示すタイミングチャート 図３（ａ）は、本発明の実施の形態のＰＬＬ回路を構成するスキューリセットパルス作成回路の回路構成図、図３（ｂ）は本発明の実施の形態のＰＬＬ回路を構成するスキューリセットパルス作成回路の動作を示すタイミングチャート 従来例のＰＬＬ回路の回路構成図 従来例のＰＬＬ回路の動作を示すタイミングチャート

符号の説明

９０ 基準入力信号入力端子
１００ 電圧制御発振器
１１０ パルス幅設定回路
１１１ 微分回路
１１２ 第１のカウンタ
１３０、４３０ １／Ｎ分周器
１３１ リセットパルス作成回路
１３２ 第２のカウンタ
１３３ 論理和（ＯＲ）ゲート回路
１４０ 位相比較器
１５０ チャージポンプ
１６０ ループフィルタ
２００ 不連続入力検出部
２１０ スキュー検出デコーダ
２２０ スキューリセットパルス作成回路
２２１ インバータ
２２２、２２３ Ｄフリップフロップ

Claims (5)

1. 制御電圧に応じて発振周波数を変化させ、位相ロック状態において基準入力信号の周波数のＮ倍（Ｎは２以上の任意の正整数）の発振周波数であるクロックを出力する電圧制御発振器と、
   所定の期間内において１回だけ周期が基準周期より長い周期があり、それ以外の周期がほぼ基準周期である基準入力信号を入力し、前記基準入力信号の到来タイミングで微分信号を出力する微分回路と、
   前記微分信号でリセットされ、前記クロックを入力してカウントした信号である第１の信号を出力する第１のカウンタと、
   前記クロックを入力してカウントした信号である第２の信号を出力する第２のカウンタと、
   前記第２のカウンタの値がＮになると第１のリセットパルスを出力するリセットパルス作成回路と、
   前記第１の信号と前記第２の信号とを入力し、両者の位相誤差を示す位相誤差信号を出力する位相比較器と、
   前記位相誤差信号に応じてループフィルタへの充放電電流を出力するチャージポンプと、
   前記制御電圧を保持出力し、前記充放電電流により前記制御電圧を変化させる前記ループフィルタと、
   前記基準入力信号を入力し、その周期が基準周期より所定以上長くなった後に最初に入力した前記基準入力信号を検出し、その到来タイミングで第２のリセットパルスを出力する不連続入力検出部と、
   を備え、
   前記第２のカウンタは、前記第１のリセットパルスと前記第２のリセットパルスとにより一定の値にリセットされることを特徴とするＰＬＬ（Phase Locked Loop）回路。
2. 前記不連続入力検出部は、前記第１のカウンタの値が基準周期におけるカウント値より所定以上大きくなったことを検出した後に、最初に入力した前記基準入力信号を検出し、その到来タイミングで前記第２のリセットパルスを出力することを特徴とする請求項１に記載のＰＬＬ回路。
3. 前記微分信号及び／又は前記第２のリセットパルスは、前記クロックの入力タイミングで出力されることを特徴とする請求項１に記載のＰＬＬ回路。
4. 前記基準入力信号が、１垂直同期期間が水平同期信号の周期の整数倍と異なる映像信号の水平同期信号であることを特徴とする請求項１から請求項３のいずれかの請求項に記載のＰＬＬ回路。
5. 請求項１から請求項４のいずれかの請求項に記載のＰＬＬ回路を有することを特徴とする映像表示装置。

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