JPH1056581A

JPH1056581A - 表示装置用のｐｌｌ回路

Info

Publication number: JPH1056581A
Application number: JP8213394A
Authority: JP
Inventors: Eizo Nishimura; 栄三西村; Satoru Kondo; 悟近藤; Masanori Kurita; 昌徳栗田
Original assignee: Fujitsu General Ltd
Current assignee: Fujitsu General Ltd
Priority date: 1996-08-13
Filing date: 1996-08-13
Publication date: 1998-02-24

Abstract

(57)【要約】【課題】同期信号にスキューが発生してＰＬＬ回路が不
安定状態になることを避ける。【解決手段】供給される映像信号内の同期信号に同期し
たクロックを生成するＰＬＬ（フェイズ・ロックド・ル
ープ）回路において、同期信号を含む基準信号と比較信
号の位相を比較して位相差に応じた出力を生成する位相
比較回路と、位相差に応じて出力の前記クロックの周波
数を制御する発信回路と、クロックを整数分の１に分周
して前記比較信号を生成する分周回路と、同期信号に通
常の周期よりずれたスキューが発生したことを検出し、
分周回路をリセットするスキュー検出回路とを有するこ
とを特徴とする。更に、スキュー検出回路は、同期信号
が通常の周期を過ぎても発生しないことを検出してダミ
ーパルスを発生し、同期信号と合成されて基準信号とな
る。更に、スキュー検出回路は前記スキューが発生した
ことを検出した時前記位相比較回路をリセットする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ（Phase Lo
cked Loop ）回路に関し、特に家庭用のＶＴＲ等に接続
されるデジタル表示装置に使用されるＰＬＬ回路の改良
に関する。

【０００２】

【従来の技術】ＰＤＰ（Plasma Display Pannel ）やＬ
ＣＤ（Liquid Crystal Display）等を利用したテレビに
おいて、コンポジット映像信号をデジタル表示信号に変
換する場合、映像信号に同期したシステムクロック信号
を生成する必要がある。その方法として、ＰＬＬ回路が
広く使用されている。このＰＬＬ回路を利用して、コン
ポジット映像信号中の水平同期信号に同期した整数倍の
システムクロック信号が生成される。

【０００３】通常のＰＬＬ回路は、後で詳述するが、簡
単に言えば、位相比較回路にて基準同期信号（上記の外
部からの水平同期信号）と比較信号としてのバリアブル
水平同期信号とを比較し、得られた位相差から積分回路
（ローパスフィルタ）により位相差に応じた電圧を生成
し、この電圧で電圧制御発振回路（ＶＣＯ）を制御し、
基準同期信号に同期したシステムクロック信号を生成す
る。そして、このシステムクロック信号を整数分の１に
分周して上記比較信号のバリアブル水平同期信号として
位相比較回路にフィードバックする。このフィードバッ
クループにより、位相差に応じて電圧制御回路が制御さ
れるので、常に基準同期信号に同期したシステムクロッ
クを安定して生成することができる。

【０００４】

【発明が解決しようとする課題】ところが、家庭用のＶ
ＴＲ等から出力されるコンポジット映像信号では、基準
の水平同期信号には例えばＶＨＳ規格に従って通常の周
期からずれたスキューが含まれる。また、それ以外の理
由で基準の水平同期信号には、余分のパルス等が付加さ
れることがある。このような、スキューパルスやパルス
の追加が生じると、比較信号との位相差が非常に大きく
検出されてしまう。例えば、パルスが途中で追加される
と１８０度のずれが検出されることになる。またスキュ
ー自体もかなり大きな位相差である。

【０００５】このような大きな位相差が検出されるとそ
れに応じた制御電圧はロックレンジを越えた制御範囲以
上になるため、電圧制御発振回路の制御範囲をはずれて
しまい、アンロック状態が長く続くことになる。その間
は、当然に出力されるシステムクロックは基準の水平同
期信号と非同期の信号となり映像の乱れが発生する。

【０００６】本来、基準の水平同期信号のわずかな変動
に追従するようにＰＬＬ回路は設計されているものの、
上記の様に大きく位相がずれる現象が発生することは予
定されていない。それ故に、上記のようなスキューパル
スの発生や、追加のパルスの発生に対してアンロック状
態からロック引き込みをするのに長時間を要することに
なるのである。

【０００７】そこで、本発明の目的は、スキューパルス
や余分なパルスが発生した場合でも、その発生によって
ＰＬＬ回路が不安定の動作にならないようにしたＰＬＬ
回路を提供することにある。

【０００８】

【課題を解決するための手段】上記の目的は、本発明に
よれば、供給される映像信号内の同期信号に同期したク
ロックを生成するＰＬＬ（フェイズ・ロックド・ルー
プ）回路において、該同期信号を含む基準信号と比較信
号の位相を比較して位相差に応じた出力を生成する位相
比較回路と、該位相差に応じて出力の前記クロックの周
波数を制御する発信回路と、該クロックを整数分の１に
分周して前記比較信号を生成する分周回路と、前記同期
信号に通常の周期よりずれたスキューが発生したことを
検出し、前記分周回路をリセットするスキュー検出回路
とを有することを特徴とする表示装置用のＰＬＬ回路を
提供することより達成される。

【０００９】上記のスキュー検出回路は、前記同期信号
が通常の周期を過ぎても発生しないことを検出してダミ
ーパルスを発生し、更に、前記同期信号とダミーパルス
を合成して基準信号を生成する。

【００１０】さらに、上記のスキュー検出回路は、前記
スキューが発生したことを検出した時、前記位相比較回
路をリセットする。

【００１１】このような構成にすることで、同期信号に
スキューが発生してもＰＬＬ回路の分周器のカウンタが
リセットされるので、比較信号も同様にスキューに対応
して発生するので、スキューの発生により大きな位相差
が発生することはない。従って、ＰＬＬ回路はロックイ
ン状態を維持することができる。

【００１２】また、同期信号が周期が長い方にずれた場
合でも、ダミーパルスが発生されて基準信号に合成され
るので、パルス抜けによりアンロック状態を回避するこ
とができる。さらに、スキュー発生と同時に位相比較回
路もリセットするので、ダミーパルスとスキューした同
期信号とが重なってもＰＬＬ回路がアンロック状態にな
ることはない。

【００１３】上記のＰＬＬ回路は、デジタル表示装置で
あるＰＤＰやＬＣＤ装置等に利用されることが望まし
い。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲はかかる実施の形態によって限定されるものでは
ない。

【００１５】図１は、デジタル表示装置の全体を概略的
に示すブロック図である。入力端子３０には、外部の画
像再生装置、例えばビデオ・テープ・レコーダ（ＶＴ
Ｒ）装置からのコンポジット信号３１が入力される。こ
のコンポジット信号３１は、ＲＧＢ分離回路３２に入力
されて、Ｒ，Ｇ，Ｂのアナログ信号に分離される。また
同時に、コンポジット信号３１は、同期分離回路３４に
て水平同期信号（Ｈｓｙｎｃ）１４と垂直同期信号Ｖｓ
ｙｎｃ３８とに分離される。

【００１６】このように、外部の画像再生装置から入力
されてきた水平同期信号１４を基準信号にして、ＰＬＬ
回路３５にて、基準の水平同期信号１４に同期し整数倍
の周波数を有するシステム・クロック信号（ＣＬＫ）４
５が生成される。ＰＬＬ回路３５で生成されたシステム
・クロック信号４５は、サンプリングとＡ／Ｄ変換（ア
ナログ・ディジタル変換）を行うＡ／Ｄ変換回路３３と
表示部３６に供給される。このＰＬＬ回路３５の詳細な
説明は、後ほど図２にて行う。

【００１７】Ａ／Ｄ変換回路３３では、システム・クロ
ック信号４５のタイミングで、アナログのＲＧＢ信号を
それぞれサンプリングし、それぞれのサンプリングした
アナログ信号を所定ビットのディジタル信号に変換す
る。そして、そのタイミングで抽出されたＲＧＢのディ
ジタル信号は、表示部３６に供給され、内部で生成した
水平同期信号（３７の出力）と垂直同期信号（３９の出
力）及び上記システム・クロック信号４５を利用して表
示部３６にてＰＤＰ装置の電極駆動方法に従って駆動表
示される。従って、外部からの同期信号との同期がはず
れると画面の映像が流れる等の乱れを生じることにな
る。また、液晶表示パネルを使用した場合も同様に駆動
表示される。

【００１８】デジタル表示装置では、更に、上述した様
にＰＬＬ回路で生成されたシステム・クロック信号４５
を整数分の１に分周して得られた比較信号を基準同期信
号（ＳＹＮＣ）１６として使って、水平タイミング信号
発生回路３７において、表示部３６にて必要な水平タイ
ミング信号が生成される。また、コンポジット信号３１
から分離した垂直同期信号３８と水平タイミング信号と
から、垂直タイミング信号生成回路３９にて垂直タイミ
ング信号が生成される。そして、水平、垂直タイミング
信号はそれぞれ表示部３６に供給される。

【００１９】本実施の形態では、基準となる水平同期信
号（Ｈｓｙｎｃ）１４が例えスキューパルスを含んだ
り、余分なパルスを含んだり、或いはパルス欠け等が発
生しても、ＰＬＬ回路３５のロックイン状態を出来るだ
け維持することができ、長期にわたり不安定なアンロッ
ク状態に陥らないようにしている。

【００２０】図２は、本発明の実施の形態におけるＰＬ
Ｌ回路の例を示すブロック図である。図２では、図１の
同期分離回路３４とそれに付随する等価パルスキラー回
路３４１を除いて、図１中のＰＬＬ回路３５を示してい
る。等価パルスキラー回路３４１は、通常のＮＴＳＣコ
ンポジット映像信号の場合には、インターレス方式のＣ
ＲＴに対応する為に２倍の周波数で水平同期信号が構成
されるため、それを２分の１にするための回路で、等価
パルスを取り除くよう動作する。

【００２１】図２中の破線で囲まれた部分３５１が、従
来の一般的なＰＬＬ回路部分である。前述した通り、基
準となる水平同期信号１４と比較信号であるバリアブル
水平同期信号７との位相差を検出する位相比較回路２
と、その位相差を電圧値に変換する積分回路（ローパス
フィルタ）３と、その電圧値を制御電圧としシステムク
ロック４５を出力する電圧制御発信回路４及びシステム
クロック４５をＫ分の１の周波数にする分周器（カウン
タ）５とから構成される。位相比較回路２で検出した位
相差に応じて電圧制御発信回路４でその出力の周波数を
制御することで、常に基準となる水平同期信号１４に同
期したＮ倍の周波数のシステムクロック信号４５を生成
することができる。

【００２２】本発明に従って、図２のＰＬＬ回路では、
水平同期信号１２の立ち下がりエッジを検出して１シス
テムクロック幅のパルス信号を生成するエッジ検出回路
１０と、水平同期信号１２にスキューパルスが発生して
いることを検出してスキュー検出パルス１５を出力し、
更に予定していたタイミングで水平同期信号１２が発生
しない場合にダミー水平同期信号パルス１３を出力する
スキュー検出・ダミーパルス発生回路１１と、そのダミ
ー水平同期信号パルス１３を外部からの水平同期信号に
合成する合成回路９とからなる。そして、スキュー発生
時に、スキュー検出パルス１５によって、カウンタ５と
位相比較回路２をリセットして一時的にＰＬＬ動作を停
止しリセットするようにしている。

【００２３】上記の図２のＰＬＬ回路３５の基本的な動
作について、図３と図４に従って説明する。

【００２４】図３は、基準信号である水平同期信号１２
が予定している周期よりも短い周期でスキューが発生し
た場合を示すタイミングチャート図である。(1)(2)(3)
は従来の一般的なＰＬＬ回路の場合の動作であり、(4)
−(7)が図２のＰＬＬ回路の場合の動作である。(1)に示
す通り正規の水平同期信号Ｈｓｙｎｃは、ほぼある一定
の周期で繰り返されるパルス信号である。しかし、(2)
に示す通り、短い周期でスキュー（ずれ）が発生した場
合は、フィードバックされているバリアブル水平同期信
号７との間に大きな位相差が発生する。従って、ロック
はずれが発生し、その位相差に従って電圧制御発信回路
４ではそのシステムクロックの周波数を高くするように
制御する。こうすることでロック引き込みを行うが、位
相差が非常に大きくなると、電圧制御発振回路の制御範
囲を越えるため、ロック引き込みに長時間を要すること
になる。そして、その間は映像が乱れることになる。

【００２５】そこで、図２に示したＰＬＬ回路３５で
は、スキューパルスが発生するとそれを検出してスキュ
ー検出パルス１５が出力される。即ち、図３中の(5)と
(6)に示す通りである。そして、そのスキュー検出パル
ス１５によってカウンタ５がリセットされる為、スキュ
ー検出パルス１５に同期したバリアブル水平同期信号７
がその後生成されることになる。通常、基準信号である
水平同期信号１２は、図中の(5)に示される通りスキュ
ーが発生した後は、そのまま一定の周期のパルスを発生
することが多い。従って、スキュー発生時にＰＬＬ回路
をリセットすることにより、その次のパルスからはそれ
までと同じように基準信号の水平同期信号１２に同期し
たシステムクロックを発生するロックイン状態に復帰す
ることができる。その結果、ＰＬＬ回路は安定したロッ
クイン状態を維持することができ、不安的なアンロック
状態の期間が長引くことを防止することができる。

【００２６】図４は、基準信号の水平同期信号１２が予
定している周期よりも長い周期でスキューが発生した場
合を示すタイミングチャート図である。図３と同様に、
(1)(2)(3)は従来の一般的なＰＬＬ回路の場合の動作で
あり、(4)−(9)が図２のＰＬＬ回路の場合の動作であ
る。(1)に示す通り正規の水平同期信号Ｈｓｙｎｃは、
ほぼある一定の周期で繰り返されるパルス信号である。
しかし、(2)に示す通り、長い周期でスキュー（ずれ）
が発生した場合は、フィードバックされるバリアブル水
平同期信号７との間に大きな位相差が発生する。従っ
て、ロックはずれが発生し、その位相差に従って電圧制
御発信回路４ではそのシステムクロックの周波数を低く
するように制御する。こうすることでロック引き込みを
行うが、図３の場合と同様に位相差が非常に大きくなる
と、ロック引き込みに長時間を要する。

【００２７】そこで、図２に示したＰＬＬ回路３５の場
合には、先ずスキュー検出・ダミーパルス発生回路１１
が、予定していたタイミングで基準信号の水平同期信号
１２が入力されてこないと、(6)に示す通りダミー水平
同期信号パルス１３を発生し、(8)に示す通り水平同期
信号１２に合成する。その為それまでの基準信号に同期
していたバリアブル水平同期信号７との位相差は発生し
ないことになる。或いは、電圧制御発信回路４の制御範
囲内程度のわずかな位相差しか発生しないことになる。

【００２８】そして、その後(5)に示す通り長い周期で
のスキューパルスが発生すると、そのスキューパルスが
検出されスキュー検出パルス１５がスキュー検出・ダミ
ーパルス発生回路１１によって出力され、カウンタ５と
位相比較回路２がリセットされる。

【００２９】その結果、図４中の(8)に示す通り、水平
同期信号１２（(5)）とダミーパルス１３（(6)）を合成
したレファレンス用の水平同期信号１４と、ＰＬＬ動作
によって生成される比較信号であるバリアブル水平同期
信号７とが、スキュー発生の前後において同じパルスを
有することになり、位相比較回路２は大きな位相差を検
出することはない。そして、その後はそれまで通り、一
定周期の水平同期信号１２が供給され、それに同期した
バリアブル水平同期信号７が発生される。従って、ＰＬ
Ｌ回路では、スキュー発生後速やかに元のロックイン状
態に復帰することができる。

【００３０】以上のような動作をする為に、供給される
水平同期信号にスキューが発生する場合以外にも、ドロ
ップアウト等の原因による水平同期信号のパルス欠けが
発生したり、余分なパルスが付加された場合でも、同様
におおきなロックはずれを防ぐことができ、ロックイン
状態を保つことができる。

【００３１】スキューの発生に応じて水平同期信号１２
を補正したり、ＰＬＬ回路のループカウンタ５をリセッ
トする方法に加えて、上記では位相比較回路２もリセッ
トするようにしている。これは次の理由による。即ち、
タイミングによってはダミーパルス１３が水平同期信号
１２と重なってしまう場合がある。その時は、基準信号
１４のパルスが欠けたような現象となり、位相比較回路
２において３６０度近い位相差が検出されることにな
り、クロック４５及びバリアブル水平同期信号７が共に
大きくずれていまう。そこで、スキューが発生した時に
はループカウンタ５のリセットと共に位相比較回路２も
リセットして位相差をゼロにして、かかる現象を防止し
ているのである。

【００３２】図５は、図２中のスキュー検出・ダミーパ
ルス発生回路１１の詳細な内部回路図である。また、図
６はその動作を説明するためのタイミングチャート図で
ある。

【００３３】図５に示される通り、スキュー検出・ダミ
ーパルス発生回路には、外部から供給される基準信号で
ある水平同期信号１２の立ち下がりエッジを検出して１
クロック幅のパルスを発生するエッジ検出回路１０（図
２参照）の出力１２Ｅが供給される。

【００３４】スキュー検出の原理は、水平同期信号１２
Ｅの立ち下がりエッジを基準にして、下限カウンタ１１
０、上限カウンタ１１１、ＪＫフリップフロップ１１
２，１１３及びＡＮＤゲート１１４によって、次の水平
同期信号１２Ｅが発生する予想期間に対応するスキュー
検出パルス１１４Ａを形成する。そして、その予想期間
内に水平同期信号１２Ｅが発生すれば、正常の状態と判
定してスキュー検出パルス１５は発生しない。一方、予
想期間内に水平同期信号１２Ｅが発生しない場合には、
スキュー検出パルス１５が発生する。

【００３５】具体的には、仮に水平同期信号の１周期が
システムクロック４５の９１０クロック分であるとする
と、下限カウンタ１１０により水平同期信号１２Ｅの立
ち下がりエッジから９０８クロック分カウントしたとこ
ろでその出力１１０ＡをＨレベルにされ、上限カウンタ
１１１により９１２クロック分カウントしたところでそ
の出力１１１ＡをＨレベルにされる。そして、ＪＫフリ
ップフロップ１１２の正の出力ＱとＪＫフリップフロッ
プ１１３の負の出力／Ｑとが、ＡＮＤゲート１１４によ
って合成されて、スキュー検出パルス１１４Ａが生成さ
れる。そして、スキューパルスがこのスキュー検出パル
ス１１４ＡがＨレベルの期間（予想期間）以外の時間に
発生すると、スキュー検出パルス１５（１１５Ａ）が出
力される。

【００３６】スキュー検出・ダミーパルス発生回路１１
には、予想期間中に水平同期信号１２Ｅが発生しない場
合に、ダミーパルス１３を発生するように構成されてい
る。具体的には、上限カウンタ１１２がリセットされず
に９１１クロックまでカウントアップしてキャリーを出
力した時点で、フリップフロップ１１７によりダミーパ
ルス１３が出力される。図６中では、周期より長いスキ
ューパルスが発生した場合にダミーパルス１３が発生し
ている。正常にあるいは短い周期で水平同期信号が予想
期間終了までに発生する場合は、上限カウンタ１１２は
リセットされて、このダミーパルス１３の発生は行なわ
れない。

【００３７】このような回路構成にすることで、水平同
期信号１２Ｅにパルス欠けが発生した場合にも、ダミー
パルス１３を発生することができる。このダミーパルス
１３は、図２に示す通り、合成回路９にて水平同期信号
１２と合成されて、位相比較回路２に基準信号（レファ
レンス信号）１４として供給される。

【００３８】図７は、その位相比較回路２の詳細な回路
図であり、図８はその動作を説明するタイミングチャー
ト図である。この位相比較回路２の基本的な動作は、基
準信号である水平同期信号１４と比較信号であるバリア
ブル水平同期信号７との間に位相差がある期間は、ＥＯ
Ｒ回路２６によって出力がＨレベルになり、最終段の３
ステートバッファ２８を活性化状態とし、何れの同期信
号が先行または遅れているかによって、その出力の位相
差検出信号ＰＤをＨまたはＬレベルにすることにある。
尚、フリップフロップ２２、２４はいずれも、クロック
ＣＫ入力にＨレベルが入力されると、その出力Ｑに入力
Ｄに与えられているＨレベルが出力される。

【００３９】例えば、図８に示した通り、時刻Ｔ１では
基準信号である水平同期信号１４のほうが先行、即ち周
波数が高いほうに変化しており、その場合は、フリップ
フロップ２２の出力ＱはＨレベルになるが、フリップフ
ロップ２４の出力がＬレベルのままであるので、ＥＯＲ
回路２６の出力はＨレベルとなり３ステートバッファ２
８を活性化する。従って、位相差がある期間は、フリッ
プフロップ２４の出力のＬレベルに従って３ステートバ
ッファ２８の出力はＨレベルになる。

【００４０】このＨレベルの出力は、後段の積分回路３
でその期間の長さに応じた電圧値に変換され、更に後段
の電圧制御発振回路４に供給される。

【００４１】図８の時刻Ｔ３は、Ｔ１の場合とは逆に、
基準信号１４の方が遅れた場合であり、位相差検出信号
ＰＤはＬレベルとなる。そして、一旦両方の同期信号が
入力されると、ＥＯＲ回路２６の出力はＬレベルとな
り、３ステートバッファの出力はＨインピーダンス状態
となる。

【００４２】さて、時刻Ｔ２は図４で説明した、周期よ
りも長い方向にスキューが発生した場合の例を示してい
る。即ち、時刻Ｔ２では、予定通り基準信号である水平
同期信号１２（図中破線）が発生しなかった為、合成回
路９の出力である水平同期信号１４にはダミーパルス１
３が付加される。その結果、比較信号７と基準信号１４
のパルス間はわずかの位相差しか発生せず、ＰＬＬ回路
は通常通りの安定状態の動作を維持する。やがて、基準
信号１４にスキューによるパルスが発生すると、それに
従ってスキュー検出パルス１５が入力されるので、両フ
リップフロップ２２，２４がリセットされることにな
る。その為、３ステートバッファ２８の出力はＨインピ
ーダンス状態にリセットされ、その後の時刻Ｔ３での正
常動作を維持することになる。スキューの発生に伴い、
スキュー検出パルス１５が発生し、カウンタ５がリセッ
トされ、比較信号７にも同位相でＬレベルのパルスが発
生する。

【００４３】

【発明の効果】以上説明した通り、本発明によれば、家
庭用のＶＴＲ等では頻発する水平同期信号のスキューや
パルス欠けが発生しても、適宜ダミーパルスを追加させ
ると共に、ＰＬＬ回路内のカウンタや位相比較回路をリ
セットして、その後に正常に発生する水平同期信号に対
してロックインの状態を保つことができる。その結果、
出来るだけロックレンジ内に保たれ、ＰＬＬ動作は疑似
的にロックイン状態を保つことができる。従って、大き
く位相ズレが生じてロックはずれ状態が長くかかりその
間映像が乱れるという現象を避けることができる。

【図面の簡単な説明】

【図１】デジタル表示装置の全体を概略的に示すブロッ
ク図である。

【図２】本発明の実施の形態におけるＰＬＬ回路の例を
示すブロック図である。

【図３】基準信号の水平同期信号１２が予定している周
期よりも短い周期でスキューが発生した場合を示すタイ
ミングチャート図である。

【図４】基準信号の水平同期信号１２が予定している周
期よりも長い周期でスキューが発生した場合を示すタイ
ミングチャート図である。

【図５】スキュー検出・ダミーパルス発生回路１１の詳
細な内部回路図である。

【図６】図５の動作を説明するタイミングチャート図で
ある。

【図７】位相比較回路２の詳細な回路図である。

【図８】図７の動作を説明するタイミングチャート図で
ある。

【符号の説明】

２位相比較回路３積分回路４電圧制御発振回路５分周回路７比較信号９合成回路１１スキュー検出回路１３ダミーパルス１４水平同期信号、基準信号１５スキュー検出パルス３５ＰＬＬ回路４５システムクロック

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 5/12 Ｈ０４Ｎ 5/12 5/66 １０１ 5/66 １０１Ｚ１０２１０２Ｚ

Claims

【特許請求の範囲】

【請求項１】供給される映像信号内の同期信号に同期し
たクロックを生成するＰＬＬ（フェイズ・ロックド・ル
ープ）回路において、該同期信号を含む基準信号と比較信号の位相を比較して
位相差に応じた出力を生成する位相比較回路と、該位相差に応じて出力の前記クロックの周波数を制御す
る発信回路と、該クロックを整数分の１に分周して前記比較信号を生成
する分周回路と、前記同期信号に通常の周期よりずれたスキューが発生し
たことを検出し、前記分周回路をリセットするスキュー
検出回路とを有することを特徴とする表示装置用のＰＬ
Ｌ回路。
【請求項２】請求項１記載のＰＬＬ回路において、前記スキュー検出回路は、前記同期信号が通常の周期を
過ぎても発生しないことを検出してダミーパルスを発生
し、更に、前記同期信号とダミーパルスを合成して前記基準
信号を生成する合成回路を有することを特徴とする。
【請求項３】請求項１または２記載のＰＬＬ回路におい
て、前記スキュー検出回路は、前記スキューが発生したこと
を検出した時、前記位相比較回路をリセットすることを
特徴とする。
【請求項４】請求項１乃至３記載のＰＬＬ回路におい
て、前記スキュー検出回路は、前記同期信号から前記通常周
期経過時から前後の期間において、前記同期信号が発生
するか否かを判定し、当該前後の期間以外の期間で同期
信号を検出した時に、スキューが発生したことを検出す
ることを特徴とする。
【請求項５】請求項２記載のＰＬＬ回路において、前記スキュー検出回路は、前記同期信号から前記通常周
期経過時から前後の期間において、前記同期信号が発生
するか否かを判定し、該前後の期間終了までに該同期信
号を検出しない時に、前記ダミーパルスを生成すること
を特徴とする。
【請求項６】外部から水平同期信号，垂直同期信号及び
それら同期信号を基準とする所定タイミングのアナログ
映像信号を供給され、内部でデジタル映像信号を生成し
映像を表示するデジタル表示装置において、前記水平同期信号を含む基準信号と比較信号の位相を比
較して位相差に応じた出力を生成する位相比較回路と、該位相差に応じて出力の前記クロックの周波数を制御す
る発信回路と、該クロックを整数分の１に分周して前記比較信号を生成
する分周回路と、前記同期信号に通常の周期よりずれたスキューが発生し
たことを検出し、前記分周回路をリセットするスキュー
検出回路とを有するＰＬＬ（フェイズ・ロックド・ルー
プ）回路と、前記クロック信号に従って前記アナログ映像信号をサン
プリングし、デジタル映像信号を生成するアナログ・デ
ジタル変換回路と、前記デジタル映像信号に従って映像表示を行なう表示部
とを有するデジタル表示装置。
【請求項７】請求項６記載のデジタル表示装置におい
て、前記スキュー検出回路は、前記同期信号が通常の周期を
過ぎても発生しないことを検出してダミーパルスを発生
し、更に、前記同期信号とダミーパルスを合成して前記基準
信号を生成する合成回路を有することを特徴とする。
【請求項８】請求項６または７記載のデジタル表示装置
において、前記スキュー検出回路は、前記スキューが発生したこと
を検出した時、前記位相比較回路をリセットすることを
特徴とする。