JPH08336061A

JPH08336061A - Ｐｌｌ装置

Info

Publication number: JPH08336061A
Application number: JP7141524A
Authority: JP
Inventors: Fumio Kameoka; 二未王亀岡
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1995-06-08
Filing date: 1995-06-08
Publication date: 1996-12-17

Abstract

(57)【要約】【目的】例えば垂直同期期間に水平周波数が不正規に
なる信号が入力されても、入力信号同士で位相比較を行
い、安定なクロックを出力する。【構成】シンク入力端子に周波数の一定な水平同期シ
ンクが入力される時は、等価抜き取り用パルス入力端子
には選択器４が分周器５の入力をそのまま出力し、周波
数の不正規な水平同期シンクが入力されたとき、不正規
になる期間だけ等価パルス抜き取りパルス端子に等価パ
ルス抜き取りパルスを入力し同期分離回路１の出力をス
ルーする構成。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ラインロックで動作す
るデジタル映像装置において、特定期間、例えば垂直同
期期間に不正規な水平同期信号が入力される様な機器に
最適なＰＬＬ装置に関するものである。

【０００２】

【従来の技術】ディスプレイ等には正確かつ安定なライ
ンロックのＰＬＬ装置が要求されている。

【０００３】以下に、図３及び図４を用いて従来のＰＬ
Ｌ装置について説明する。図３は、ＰＬＬ装置に入力さ
れる波形図を示すものであり、図４は、従来のＰＬＬ装
置を示すものである。図４において、符号１２は、外部
からの複合同期付き映像信号が入力された時、水平同期
信号と垂直同期信号を分離し出力する同期分離回路であ
る。１３は、１２の同期分離回路から出力された水平同
期信号と１５の分周器出力との位相を比較する位相比較
器である。１４は、１３の位相比較器より出力される位
相比較値を入力し水平同期信号のＮ倍の周波数の信号
（クロック）を発生する電圧制御発振器である。１５
は、クロックを１／Ｎ倍に分周する分周器である。

【０００４】図４のシンク入力端子に入力される波形
が、図３のシンク入力波形である。上記装置において同
期分離回路１２は、図３（Ａ）に示す様な複合同期付き
映像信号の信号入力に対し、水平同期信号、垂直同期信
号に分離する事を行う。電圧制御発振器１４は水平同期
信号のＮ倍の周波数で発振し、その発振信号を分周器１
５で１／Ｎにし、位相比較器１３で分周出力と水平同期
信号との位相比較を行い、その位相比較値を電圧制御信
号として電圧制御発振器１４に出力する。電圧制御発振
器１４はこの電圧制御信号により発振周波数が制御され
る。以上の動作の繰り返しにより、発振出力は水平同期
信号にロックされる。

【０００５】

【発明が解決しようとする課題】しかしながら、上記の
構成では、特定期間、例えば垂直同期期間に水平周波数
が不正規になる信号が入力された場合、位相比較器から
出力される位相比較値出力に変動が生じ、正規の信号が
入力されるまで、電圧制御発振器から出力されるクロッ
クの周波数を変化させてしまう。

【０００６】本発明は、上記問題点を考慮したもので、
特定期間、例えば垂直同期期間に水平周波数が不正規に
なる信号が入力されても、正常なクロックの出力を行う
ＰＬＬ回路装置を提供しようとするものである。

【０００７】

【課題を解決するための手段】上記の課題を解決するた
めに、第一の発明の回路は、複合同期付き映像信号を入
力とする同期分離回路と、２入力１出力の選択器と、前
記同期分離回路出力の水平同期信号を第一の入力とし前
記選択器の出力を第二の入力とする位相比較器と、前記
位相比較器の出力を入力とする電圧制御発振器と、前記
電圧制御発振器出力を入力とする分周器とで構成され、
前記同期分離回路出力の水平同期信号を前記選択器の第
一の入力とし、前記分周器の出力を前記選択器の第二の
入力とし、前記選択器の選択端子に外部から等価パルス
を抜き取るためのパルスを入力することを特徴としてい
る。

【０００８】また、第二の発明の回路は、複合同期付き
映像信号を入力とする同期分離回路と、２入力１出力の
選択器と、前記同期分離回路出力の水平同期信号を入力
とする遅延器と、前記遅延器の出力を第一の入力とし前
記選択器の出力を第二の入力とする位相比較器と、前記
位相比較器の出力を入力とする電圧制御発振器と、前記
電圧制御発振器出力を入力とする分周器とで構成され、
前記同期分離回路出力の水平同期信号を前記選択器の第
一の入力とし、前記分周器の出力を前記選択器の第二の
入力とし、前記選択器の選択端子に外部から等価パルス
を抜き取るためのパルスを入力することを特徴としてい
る。

【０００９】

【作用】上記の構成により、本発明では、特定期間、例
えば垂直同期期間に水平周波数が不正規になる信号が入
力されても、それまで正常だった、クロックの発振周波
数を維持しようとして、クロック発振周波数が乱れるの
を回避できる。

【００１０】

【実施例】以下、本発明の実施例におけるＰＬＬ装置を
図面を用いて説明する。

【００１１】（実施例１）本発明の第一の実施例を図
１、図３を用いて説明する。図１は、本発明の第一の実
施例におけるＰＬＬ回路のブロック構成図を示す。図３
は、図１のＰＬＬ回路に入力される波形図である。

【００１２】図１において、符号１は、複合同期付き映
像信号を入力とする同期分離回路である。４は、２入力
１出力の選択器である。２は、前記同期分離回路１出力
の水平同期信号を第一の入力とし前記選択器４の出力を
第二の入力とする位相比較器である。３は、前記位相比
較器２の出力を入力とする電圧制御発振器である。５
は、前記電圧制御発振器３出力を入力とする分周器であ
る。前記同期分離回路１出力の水平同期信号を前記選択
器４の第一の入力とし、前記分周器５の出力を前記選択
器４の第二の入力とし、前記選択器４の選択端子に外部
から等価パルスを抜き取るためのパルスを入力すること
を特徴としている。

【００１３】以上の様に構成されたＰＬＬ装置について
以下にその動作を説明する。図１のシンク入力端子に入
力される複合同期付き映像信号の水平同期信号の周波数
が一定の時は、図１の等価抜き取り用パルス入力端子に
は選択器４が分周器５の出力をそのまま出力するように
設定する。同期分離回路１は、外部からの複合同期付き
映像信号が入力されると水平同期信号、垂直同期信号を
分離し出力する。この水平同期信号を位相比較器２の第
一の入力端子に入力する。

【００１４】一方、電圧制御発振器３は、位相比較器２
よりの位相比較値が入力され水平同期信号のＮ倍の周波
数の信号（クロック）を出力する。このクロックは分周
器５で１／Ｎ倍に分周し、選択器４を通り位相比較器の
第二の入力端子にフィードバックされる。

【００１５】この繰り返しで水平同期周期に同期したク
ロックを発生させる事ができる。しかし、図１の入力端
子に周波数の不正規な図３（Ａ）の様な波形が入力され
たとき、比較する２つの信号の周波数が異なり、正常な
ＰＬＬ動作ができなくなる。そこで、不正規になる期間
だけ図４（Ｂ）の等価パルス抜き取り用パルスを図１の
等価抜き取り用パルス入力端子に入力し同期分離回路１
の出力をスルーするように設定する。位相比較器２に
は、同一信号が入力されるため位相比較値に変化は起き
ない。よって電圧制御発振器３より出力されるクロック
も安定のまま出力される。以上の構成により安定したク
ロックを得る事ができる。

【００１６】（実施例２）次に、本発明の第二の実施例
におけるＰＬＬ装置を図２、図３を用いて説明する。図
２は、本発明の一実施例におけるＰＬＬ回路のブロック
構成図を示す。図３はこのＰＬＬ回路に入力される波形
図である。

【００１７】図２において、符号６は、複合同期付き映
像信号を入力とする同期分離回路である。１０は、２入
力１出力の選択器である。７は、前記同期分離回路６出
力の水平同期信号を入力とする遅延器である。８は、前
記遅延器７の出力を第一の入力とし前記選択器１０の出
力を第二の入力とする位相比較器である。９は、前記位
相比較器８の出力を入力とする電圧制御発振器である。
１１は、前記電圧制御発振器９出力を入力とする分周器
である。前記同期分離回路６出力の水平同期信号を前記
選択器１０の第一の入力とし、前記分周器１１の出力を
前記選択器１０の第二の入力とし、前記選択器１０の選
択端子に外部から等価パルスを抜き取るためのパルスを
入力することを特徴としている。

【００１８】以上の様に構成されたＰＬＬ装置について
以下にその動作を説明する。図２のシンク入力端子に入
力される複合同期付き映像信号の水平同期信号の周波数
が一定の時は、図２の等価抜き取り用パルス入力端子に
は選択器１０が分周器１１の出力をそのまま出力するよ
うに設定する。同期分離回路６は、複合同期付き映像信
号が入力されると水平同期信号、垂直同期信号を分離し
出力する。この水平同期信号は、遅延器７を通過し位相
比較器８の第一の入力端子に入力される。

【００１９】一方、電圧制御発振器９は、位相比較器８
よりの位相比較値が入力され水平同期信号のＮ倍の周波
数の信号（クロック）を出力する。このクロックは分周
器１１で１／Ｎ倍に分周され、選択器１０を通り位相比
較器の第二の入力端子にフィードバックされる。こうし
て水平同期周期に同期したクロックを発生させる事がで
きる。

【００２０】しかし、図２の入力端子に周波数の不正規
な図３のシンク入力波形の様な信号が入力されたとき、
比較する２つの信号の周波数が異なり、正常なＰＬＬ動
作ができなくなる。

【００２１】そこで、不正規になる期間だけ図４の等価
パルス抜き取りパルス波形を図２の等価抜き取り用パル
ス入力端子に入力し同期分離回路６の出力をスルーする
ように設定する。位相比較器８の第一の入力端子には、
選択器１０を通過した水平同期信号を遅延器７で選択器
１０を通過するのと同じだけ遅延された同期分離回路６
からの水平同期信号が入力されるため位相比較値に変化
は起きない。よって電圧制御発振器９より出力されるク
ロックも安定のまま出力される。以上の構成により安定
したクロックを得る事ができる。

【００２２】

【発明の効果】以上のように、本発明では、特定期間、
例えば垂直同期期間に水平周波数が不正規になる信号が
入力されても、入力信号同士で位相比較を行うため、そ
れまで正常だったクロックの発振周波数を維持し、安定
なクロックを出力する事ができる。

【図面の簡単な説明】

【図１】本発明の第一の実施例におけるＰＬＬ回路を示
すブロック構成図

【図２】本発明の第二の実施例におけるＰＬＬ回路を示
すブロック構成図

【図３】本発明の説明に用いる入力波形図

【図４】従来のＰＬＬ回路を示すブロック構成図

【符号の説明】

１同期分離回路２位相比較器３電圧制御発振器４選択器５分周器６同期分離回路７遅延器８位相比較器９電圧制御発振器１０選択器１１分周器

Claims

【特許請求の範囲】

【請求項１】複合同期付き映像信号を入力とする同期
分離回路と、２入力１出力の選択器と、前記同期分離回
路出力の水平同期信号を第一の入力とし前記選択器の出
力を第二の入力とする位相比較器と、前記位相比較器の
出力を入力とする電圧制御発振器と、前記電圧制御発振
器出力を入力とする分周器とで構成され、前記同期分離
回路出力の水平同期信号を前記選択器の第一の入力と
し、前記分周器の出力を前記選択器の第二の入力とし、
前記選択器の選択端子に外部から等価パルスを抜き取る
ためのパルスを入力することを特徴とするＰＬＬ装置。
【請求項２】複合同期付き映像信号を入力とする同期
分離回路と、２入力１出力の選択器と、前記同期分離回
路出力の水平同期信号を入力とする遅延器と、前記遅延
器の出力を第一の入力とし前記選択器の出力を第二の入
力とする位相比較器と、前記位相比較器の出力を入力と
する電圧制御発振器と、前記電圧制御発振器出力を入力
とする分周器とで構成され、前記同期分離回路出力の水
平同期信号を前記選択器の第一の入力とし、前記分周器
の出力を前記選択器の第二の入力とし、前記選択器の選
択端子に外部から等価パルスを抜き取るためのパルスを
入力することを特徴とするＰＬＬ装置。