JPH09205582A

JPH09205582A - 表示クロック発生回路

Info

Publication number: JPH09205582A
Application number: JP8011719A
Authority: JP
Inventors: Masaya Ota; 昌也太田; Kazumasa Chiaki; 一雅千明
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1996-01-26
Filing date: 1996-01-26
Publication date: 1997-08-05

Abstract

(57)【要約】【課題】ＰＬＬ回路を用いた表示クロック発生回路に
おいて、表示クロックが水平同期パルスの揺らぎの影響
を受けない様にする。同時に、ＰＬＬ回路の内部の分周
クロックの周波数が水平同期パルスのｎ倍又は１／ｎ倍
の周波数に位相ロックするのを防止する。【解決手段】第２ＰＬＬ回路は、第１ＰＬＬ回路から
安定した積分出力を供給された後、第２ＰＬＬ回路自体
の動作でドットクロックを発生する。また、第２ＰＬＬ
回路は、パルス幅方式の第２位相比較回路を設けて構成
される。従って、表示クロックは、水平同期パルスの揺
らぎの影響を受けない。また、第２ＰＬＬ回路の内部の
分周クロックの周波数も、水平同期パルスのｎ倍又は１
／ｎ倍の周波数で位相ロックする不具合もない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャラクタ表示の
為の表示クロック発生回路に関する。

【０００２】

【従来の技術】最近のテレビ受像機、ＶＴＲ等は、テレ
ビ画面上に各種のキャラクタ情報（チャンネル番号、音
量、クローズドキャプション等）を表示する為のオンス
クリーン機能を備えている。このオンスクリーン機能
は、ＯＳＤ（On Screen Display)用マイクロコンピュー
タを用いて実現される。

【０００３】さて、上記の各キャラクタは、予め定めら
れたフォント（縦ｍドット×横ｎドット）を有してお
り、ドットの集合体から構成される。従って、各キャラ
クタを表示する際には、先ず、水平方向にドット表示を
行う為のドットクロック（表示クロック）が必要とな
る。このドットクロックは、横方向の各ドット間で１周
期を繰り返すと共に水平同期パルスに同期したクロック
である。

【０００４】従来のＯＳＤ用マイクロコンピュータは、
命令実行の為のシステムクロックを発生するセラミッ
ク、クリスタル等の発振回路と、キャラクタ表示の為の
ドットクロックを発生するＬＣ発振回路とを独立に外部
接続している。ところが、発振回路を独立して設けたこ
とに伴い、高価になると共に実装面積が大となる問題が
生じる。そこで、ＬＣ発振回路の代わりにＰＬＬ回路を
内蔵してドットクロックを発生させたいという要望が強
い。

【０００５】図２は、従来の表示クロック発生回路であ
り、一般的なＰＬＬ回路を用いて前記ドットクロックを
発生するものである。図２において、（１）は分周クロ
ックを出力する分周回路である。分周回路（１）の分周
数は、分周クロック及び水平同期パルスＨｓｙｎｃの周
波数が一致する分周数に設定されている。尚、水平同期
パルスＨｓｙｎｃはローアクティブとする。（２）は位
相比較回路であり、分周クロック及び水平同期パルスＨ
ｓｙｎｃを位相比較するものである。（３）は積分回路
であり、位相比較回路（２）の出力を積分するものであ
る。（４）は電圧制御発振器であり、積分回路（３）の
出力電圧を周波数変換して分周回路（１）に供給するも
のである。上記した分周回路（１）、位相比較回路
（２）、積分回路（３）及び電圧制御発振器（４）より
ループを形成したＰＬＬ回路が構成される。そして、電
圧制御発振器（４）から、水平同期パルスＨｓｙｎｃに
同期したキャラクタ表示の為のドットクロックが出力さ
れる。

【０００６】さて、位相比較回路（２）は、現在、エッ
ジ検出方式及びパルス幅方式と称する２方式が存在す
る。前者のエッジ検出方式を採用した位相比較回路は、
水平同期パルスＨｓｙｎｃの立ち上がりに分周クロック
の立ち上がり（又は立ち下がり）を一致させる様に動作
し、水平同期パルスＨｓｙｎｃの立ち上がりと分周クロ
ックの立ち上がり（又は立ち下がり）との位相差に応じ
たパルス信号を出力する。尚、図３は、エッジ検出方式
の位相比較回路における位相ロック状態を表す波形図で
ある。一方、後者のパルス幅方式を採用した位相比較回
路は、水平同期パルスＨｓｙｎｃのローレベル期間に分
周クロックの立ち下がり（又は立ち上がり）を存在させ
る様に動作し、その為に、水平同期パルスＨｓｙｎｃの
発生期間に分周回路（１）の分周クロックを積分回路
（３）に供給する。尚、図４は、パルス幅方式の位相比
較回路における位相ロック状態を表す波形図である。

【０００７】

【発明が解決しようとする課題】ところで、図２の位相
比較回路（２）をエッジ検出方式とした場合を考える。
この場合、分周クロックの立ち上がり（又は立ち下が
り）が水平同期パルスＨｓｙｎｃの立ち上がりに位相ロ
ックした状態で、水平同期パルスＨｓｙｎｃが何らかの
要因で揺らぐと、これに伴い分周クロックも揺らいでし
まい、この結果、テレビ画面にジッタが発生する問題が
あった。

【０００８】一方、図２の位相比較回路（２）をパルス
幅方式とした場合を考える。この場合、水平同期パルス
Ｈｓｙｎｃの発生期間に分周クロックの変化を入れ込む
動作に過ぎない為、分周クロックが水平同期パルスＨｓ
ｙｎｃのｎ倍又は１／ｎ倍（ｎは２以上の整数）の周波
数で位相ロックしてしまう問題があった。図５はこの状
態を表す波形図である。

【０００９】そこで、本発明は、水平同期パルスＨｓｙ
ｎｃと同一周波数の分周クロックを確実に発生できる、
表示クロック発生回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、分周クロックを出力する第１分周回路、前記分周
クロックと基準クロックとを位相比較する第１位相比較
回路、前記第１位相比較回路の出力を積分する第１積分
回路、前記第１積分回路の出力電圧を周波数変換して前
記第１分周回路に供給する第１電圧制御発振器よりルー
プを形成する第１ＰＬＬ回路と、前記第１分周回路の分
周クロックと前記基準クロックとの位相が一致した時、
一致検出信号を出力する検出回路と、分周クロックを出
力する第２分周回路、前記検出信号が供給されることに
より、前記第２分周回路の分周クロックとテレビジョン
信号に含まれる水平同期パルスとを位相比較する第２位
相比較回路、前記第２位相比較回路の出力を積分する第
２積分回路、前記第１積分回路の出力電圧を周波数変換
して前記第２分周回路に供給し、その後、前記第２積分
回路の出力電圧を周波数変換して前記第２分周回路に供
給する動作を繰り返す第２電圧制御発振器よりループを
形成する第２ＰＬＬ回路と、を備え、前記第２電圧制御
発振器の出力に基づき、前記水平同期パルスに同期した
キャラクタ表示の為の表示クロックを出力する点であ
る。

【００１１】

【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は本発明の表示クロック発生回路を
示す回路ブロック図である。尚、図１はマイクロコンピ
ュータ及びその外付部品より構成される。図１におい
て、（５）は発振振動子であり、セラミック等の材質か
ら成る。（６）（７）はコンデンサであり、各々発振振
動子（５）の両端と接地との間に接続される。上記した
発振振動子（５）及びコンデンサ（６）（７）はマイク
ロコンピュータに外部接続される。

【００１２】以下、前記マイクロコンピュータの内部構
成について説明する。（８）はインバータであり、発振
振動子（５）に並列接続される。上記した発振振動子
（５）及びコンデンサ（６）（７）とインバータ（８）
とより発振回路が構成され、インバータ（８）から基準
クロックＣＫ０が発生する。（９）は第１分周回路であ
り、分周クロックＣＫ１を出力する。第１分周回路
（９）の分周数は、分周クロックＣＫ１の周波数が基準
クロックＣＫ０の周波数と一致する分周数に設定され
る。（１０）はエッジ検出方式の第１位相比較回路であ
り、基準クロックＣＫ０及び分周クロックＣＫ１を位相
比較するものである。抵抗（１１）（１２）及びコンデ
ンサ（１３）は、第１位相比較回路（１０）の出力と接
地との間に直列接続され、第１位相比較回路（１０）の
出力を積分するものであり、第１積分回路を構成する。
（１４）は第１電圧制御発振器であり、抵抗（１１）
（１２）の接続点に現れる積分電圧を周波数変換して第
１分周回路（９）に供給するものである。上記した第１
分周回路（９）、第１位相比較回路（１０）、前記第１
積分回路、及び第１電圧制御発振器（１４）よりループ
を形成した第１ＰＬＬ回路が構成される。第１電圧制御
発振器（１４）の出力は、第１分周回路（９）に供給さ
れると共に、前記第１ＰＬＬ回路の外部の分周回路（１
５）で所定分周され前記マイクロコンピュータのシステ
ムクロックとして使用される。尚、前記第１ＰＬＬ回路
において、第１位相比較回路（１０）はエッジ検出方式
であるが、基準クロックＣＫ０が安定している為、第１
電圧制御発振器（１４）の入出力は安定している。

【００１３】（１６）は検出回路であり、第１位相比較
回路（１０）の内部において基準クロックＣＫ０及び分
周クロックＣＫ１が位相ロック状態となったことを検出
し、一致検出信号を出力するものである。即ち、検出回
路（１６）は、前記第１積分回路の積分出力が安定した
時点で、一致検出信号を出力する。（１７）は第２分周
回路であり、分周クロックＣＫ２を出力する。第２分周
回路（１７）の分周数は、分周クロックＣＫ２の周波数
が水平同期パルスＨｓｙｎｃの周波数と一致する分周数
に設定される。尚、水平同期パルスＨｓｙｎｃは、ロー
アクティブである。（１８）はバッファであり、分周ク
ロックＣＫ２を通過させるものである。（１９）はスイ
ッチ回路であり、前記一致検出信号が供給されることに
より閉じるものである。バッファ（１８）をイネーブル
又はディセーブルとする制御線には、電源Ｖｄｄが抵抗
（２０）を介して印加されると共に水平同期パルスＨｓ
ｙｎｃがスイッチ回路（１９）を介して供給される。上
記したバッファ（１８）、スイッチ回路（１９）及び抵
抗（２０）よりパルス幅方式の第２位相比較回路が構成
される。即ち、バッファ（１８）は、前記第１ＰＬＬ回
路が位相ロックしていないと、前記制御線が電源Ｖｄｄ
にプルアップされて常にディセーブルのままである。一
方、バッファ（１８）は、前記第１ＰＬＬ回路が位相ロ
ックすると、水平同期パルスＨｓｙｎｃが発生する毎に
前記制御線がプルダウンされてイネーブルとなる。

【００１４】抵抗（２１）（２２）及びコンデンサ（２
３）は、バッファ（１８）の出力と接地との間に直列接
続され、バッファ（１８）の出力を積分するものであ
り、第２積分回路を構成する。（２４）は第２電圧制御
発振器であり、抵抗（２１）（２２）の接続点に現れる
積分電圧を周波数変換して第２分周回路（１７）に供給
するものである。上記した第２分周回路（１７）、前記
第２位相比較回路、前記第２積分回路、及び第２電圧制
御発振器（２４）よりループを形成した第２ＰＬＬ回路
が構成される。第２電圧制御発振器（２４）の出力は、
第２分周回路（１７）に供給されると共に、前記第２Ｐ
ＬＬ回路の外部の分周回路（２５）で所定分周されキャ
ラクタ表示の為のドットクロックとして使用される。

【００１５】（２６）は抵抗（インピーダンス回路）で
あり、前記第１積分回路の出力と第２電圧制御発振器
（２４）の入力との間に接続される。抵抗（２６）の抵
抗値は、ＭΩ程度の比較的大きい抵抗値となっている。
即ち、第２電圧制御発振器（２４）の入力は、前記第１
積分回路の出力及び前記第２積分回路の出力と接続され
ることになる。

【００１６】以下、本発明の実施の形態の動作について
説明する。前記第１ＰＬＬ回路の内部において、基準ク
ロックＣＫ０及び分周クロックＣＫ１が位相ロックして
いない場合、スイッチ回路（１９）が開き、前記第２Ｐ
ＬＬ回路は動作しない。一方、前記第１積分回路の積分
出力が抵抗（２６）を介して第２電圧制御発振器（２
４）に供給されるが、例えば検出回路（１６）の出力を
用いて後段の分周回路（２５）の動作を停止等させてお
けば、不安定なドットクロックの発生を未然に防止でき
る。

【００１７】その後、前記第１ＰＬＬ回路の内部におい
て、基準クロックＣＫ０及び分周クロックＣＫ１が位相
ロックした場合、スイッチ回路（１９）が閉じ、前記第
２ＰＬＬ回路は動作を開始する。同時に、前記第１積分
回路の安定した積分出力が抵抗（２６）を介して第２電
圧制御発振器（２４）に供給される。ここで、抵抗（２
６）の抵抗値及び第２電圧制御発振器（２４）の入力イ
ンピーダンスが大きい為、抵抗（２６）には電流が殆ど
流れず、従って、前記第１積分回路の積分電圧が第２電
圧制御発振器（２４）にそのまま供給される。そして、
前記第２ＰＬＬ回路は、第２電圧制御発振器（２４）の
安定した電圧−周波数変換出力に基づき動作することに
なる。ここで、前記第２ＰＬＬ回路が動作を開始する
と、前記第１積分回路及び前記第２積分回路の積分出力
が共に第２電圧制御発振器（２４）に供給される様に考
えられるが、実際は、前記第１積分回路の出力と第２電
圧制御発振器（２４）の出力との間に抵抗（２６）を介
挿した為、第２電圧制御発振器（２４）は、前記第２積
分回路の積分出力の影響のみを受けることになる。よっ
て、第２電圧制御発振器（２４）からは、水平同期パル
スＨｓｙｎｃに同期した発振クロックが出力される。こ
の時、前記一致検出信号を用いて後段の分周回路（２
５）をイネーブルとすれば、安定したドットクロックを
発生できる。

【００１８】本発明の実施の形態によれば、前記第２Ｐ
ＬＬ回路は前記第１ＰＬＬ回路から安定した積分電圧を
受け取る為、第２電圧制御発振器（２４）の出力は常に
安定した周波数となっている。更に、前記第２ＰＬＬ回
路はパルス幅方式を採用している。従って、第２分周回
路（１７）の分周クロックＣＫ２の周波数は、水平同期
パルスＨｓｙｎｃの周波数に常に一致し、水平同期パル
スＨｓｙｎｃの周波数のｎ倍又は１／ｎ倍の周波数とな
ることはない。また、第２分周回路（１７）の分周クロ
ックＣＫ２は、水平同期パルスＨｓｙｎｃの揺らぎの影
響を受けることもない。よって、正確なドットクロック
を得ることが可能となる。

【００１９】

【発明の効果】本発明によれば、ＰＬＬ回路を用いたキ
ャラクタ表示の為の表示クロック発生回路において、分
周回路の分周クロックが水平同期パルスのｎ倍又は１／
ｎ倍で位相ロックするのを防止でき、表示クロックが水
平同期パルスの揺らぎの影響を受けるのを防止でき、こ
の結果、正確な表示クロックを発生できる利点が得られ
る。

【図面の簡単な説明】

【図１】本発明の表示クロック発生回路を示す回路ブロ
ック図である。

【図２】従来の表示クロック発生回路を示すブロック図
である。

【図３】図２の位相比較回路がエッジ検出方式の場合の
位相ロック時の波形図である。

【図４】図２の位相比較回路がパルス幅方式の場合の位
相ロック時の波形図である。

【図５】図２の位相比較回路がパルス幅方式の場合の誤
位相ロック時の波形図である。

【符号の説明】

（９）第１分周回路（１０）第１位相比較回路（１１）（１２）（２１）（２２）抵抗（１３）（２３）コンデンサ（１４）第１電圧制御発振器（１６）検出回路（１７）第２分周回路（１８）バッファ（１９）スイッチ回路（２４）第２電圧制御発振器（２６）抵抗

Claims

【特許請求の範囲】

【請求項１】分周クロックを出力する第１分周回路、
前記分周クロックと基準クロックとを位相比較する第１
位相比較回路、前記第１位相比較回路の出力を積分する
第１積分回路、前記第１積分回路の出力電圧を周波数変
換して前記第１分周回路に供給する第１電圧制御発振器
よりループを形成する第１ＰＬＬ回路と、前記第１分周回路の分周クロックと前記基準クロックと
の位相が一致した時、一致検出信号を出力する検出回路
と、分周クロックを出力する第２分周回路、前記検出信号が
供給されることにより、前記第２分周回路の分周クロッ
クとテレビジョン信号に含まれる水平同期パルスとを位
相比較する第２位相比較回路、前記第２位相比較回路の
出力を積分する第２積分回路、前記第１積分回路の出力
電圧を周波数変換して前記第２分周回路に供給し、その
後、前記第２積分回路の出力電圧を周波数変換して前記
第２分周回路に供給する動作を繰り返す第２電圧制御発
振器よりループを形成する第２ＰＬＬ回路と、を備え、前記第２電圧制御発振器の出力に基づき、前記水平同期
パルスに同期したキャラクタ表示の為の表示クロックを
出力することを特徴とする表示クロック発生回路。
【請求項２】前記検出信号が発生して前記第２ＰＬＬ
回路が動作している時、前記第２電圧制御発振器が前記
第１積分回路の出力電圧に比べて前記第２積分回路の出
力電圧の影響を大として周波数変換できる様に、前記第
１積分回路の出力と前記第２電圧制御発振器の入力との
間にインピーダンス回路を設けたことを特徴とする請求
項１記載の表示クロック発生回路。
【請求項３】前記第２位相比較回路は、前記第２分周
回路の出力を前記第２積分回路に供給するバッファ回路
と、前記バッファ回路をイネーブル又はディセーブルと
する為の制御線と、前記制御線に介挿され前記検出信号
により開閉するスイッチ回路と、から成り、前記検出信号が発生した時、前記バッファ回路は、閉成
状態のスイッチ回路を介して供給される前記水平同期パ
ルスによりイネーブルとなることを特徴とする請求項２
記載の表示クロック発生回路。