JPH03284062A - ビデオ信号処理装置用ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はビデオ信号処理装置用ＰＬＬ回路に関し、特に
、水平走査周波数が異なる２テレビジョン方式のいずれ
のビデオ信号をも処理できるビデオ信号処理装置に適用
して好適なものである。

［従来の技術］ 最近、ＮＴＳＣ方式のビデオ信号及びＰＡＬ方式のビデ
オ信号の双方に対応できる、例えば液晶テレビジョン受
像機等のビデオ信号処理装置が各種提案されている。こ
のようなビデオ信号処理装置に用いられている、水平同
期信号からシステムクロック信号を形成する従来のＰＬ
Ｌ回路を第３図に示し、その各部タイミングチャートを
第４図に示す。

第３図において、図示しない同期分離回路によって得ら
れた第４図（Ａ＞に示す水平同期信号ＨＤは位相比較器
１に与えられ、第４図（Ｂ）に示す後述する分周水平同
期信号（いわゆるカウントダウンＨ）ＣＤＨと位相比較
される。位相比較器１は、入力水平同期信号ＨＤの立下
りエツジから分周水平同期信号の立下りエツジまでの水
平同期パルス期間の前半期間有意となる第４図（Ｃ）に
示スアップ信号ＵＰをローパスフィルタ回路２に出力す
ると共に、分周水平同期信号ＣＤＨの立下りエツジから
入力水平同期信号ＨＤの立上りエツジまでの水平同期パ
ルス期間の後半期間有意となる第４図（Ｄ＞に示すダウ
ン信号ＤＷをローパスフィルタ回路２に出力する。

ローパスフィルタ回路２は、アップ信号ＵＰの有意期間
に応じて第４図（Ｅ）に示す出力制御電圧Ｖｃを大きく
すると共にダウン信号ＤＷの有意期間に応じて出力制御
電圧ＶＣを小さくする。なお、ローパスフィルタ回路２
は、有意なアップ信号ＡＰ及びダウン信号ＤＷが継続し
て与えられない場合には、出力制御電圧ＶＣを基準電圧
とする。

この出力制御電圧ＶＣは、電圧制御型発振器（ＶＣＯ）
３に制御電圧として与えられる。

電圧制御型発振器３は、この制御電圧ＶＣに応じた周波
数を有するシステムクロック信号ＳＣＫを出力する。こ
のシステムクロック信号ＳＣ，には分周回￥＠４にも与
えられ、この分周回路４による分周によってほぼデユー
ティ比が５０％の上述した分周水平同期信号ＣＤＨに変
換される。

従って、入力水平同期信号ＨＤの周波数が高くなってい
くと、アップ信号ＵＰの有意期間が相対的に長くなって
これに追従してシステムクロック信号ＳＣＫの周波数を
高めると共に、入力水平同期信号ＨＤの周波数が低くな
っていくと、ダウン信号ＤＷの有意期間が相対的に長く
なってこれに追従してシステムクロック信号ＳＣＫの周
波数を低める。

「発明が解決しようとする課題］ ＮＴＳＣ方式の水平走査周波数は１５．７３ｋＨ７であ
り、ＰＡＬ方式の水平走査周波数は１５゜６３　ｋＨ７
であってその差が１％以下であるので、上述のように、
従来では、同一構成のＰＬＬ回路を適用していた。

しかしながら、この場合、電圧制御型発振器３からのフ
リーラン周波数として、これらの中間的な周波数を考慮
しなければならないが、このようにすると、いずれのテ
レビジョン方式の水平同期信号ＨＤに対してもロック状
態から外れ易くなり、−旦外れた場合にも引き込み難い
ものとなる。そこで、ローパスフィルタ回路２や電圧制
御型発振器３の特性を調整することが考えられるが、か
かる調整によって一方のテレビジョン方式の水平同期信
号に対してはロック外れや引き込み難さが改善されるが
、他方のテレビジョン方式に対してはさらに問題が大き
くなる。

また、従来のＰＬＬ回路によれば、テレビジョン方式に
よって水平走査周波数が異なるためにロックポイントも
異なってしまう。その結果、当該ＰＬＬ回路からのシス
テムクロック信号ＳＣＫを用いて表示位置を制御する場
合、画像のセンター位置が両テレビジョン方式で異なっ
てしまう。

このような不都合を避けようとすると、複雑な構成が必
要となる。

本発明は、以上の点を考慮してなされたものであり、い
ずれのテレビジョン方式が選択されている場合にもロッ
ク外れが生じない、また、引き込みを迅速に行なうこと
ができる、しかもロックポイントを両テレビジョン方式
で揃えることができるビデオ信号処理装置用ＰＬＬ回路
を提供しようとするものである。

［課題を解決するための手段］ かかる課題を解決するため、本発明においては、発振ク
ロック信号を分周する分周回路と、この分周回路からの
分周水平同期信号と、同期分離回路からの水平同期信号
とを位相比較し、水平同期信号の水平同期パルス期間を
２分した前半期間に応じたアップ信号及び後半期間に応
じたダウン信号を出力する位相比較器と、出力制御電圧
の基準電圧値の発生部を内蔵し、アップ信号に応じて出
力制御電圧を高めるようにすると共に、ダウン信号に応
じて出力制御電圧を低めるように動作する、しかも、指
示されたテレビジョン方式に応じて周波数特性を変化さ
せるローパスフィルタ回路と、このローパスフィルタ回
路の出力制御電圧に応じて発振クロック信号の周波数を
制御する電圧制御型発振器とを備えた。

［作用］ 本発明において、位相比較器は、分周回路からの分周水
平同期信号と、同期分離回路からの水平同期信号とを位
相比較し、水平同期信号の水平同期パルス期間を２分し
た前半期間に応じたアップ信号及び後半期間に応じたダ
ウン信号をローパスフィルタ回路に出力する。ローパス
フィルタ回路は、出力制御電圧の基準電圧値の発生部を
内蔵し、アップ信号に応じて出力制御電圧を高めるよう
にすると共に、ダウン信号に応じて出力制御電圧を低め
るように動作する。この際、ローパスフィルタ回路は、
指示されたテレビジョン方式に応じて周波数特性を変化
させる。電圧制御型発振器は、このローパスフィルタ回
路の出力制御電圧に応じて発振クロック信号の周波数を
制御する。このような発振クロック信号は分周回路によ
って分周されて位相比較器にフィードバックされる。

この結果、いずれのテレビジョン方式が選択されている
場合にもロック外れが生じない、また、引き込みを迅速
に行なうことができる、しかもロックポイントを両テレ
ビジョン方式で揃えることができるようになる。

［実施例］ 以下、本発明の一実施例を図面を参照しながら詳述する
。

第１図に示すように、この実施例のＰＬＬ回路も基本的
には、位相比較器１０、ローパスフィルタ回路１１、電
圧制御型発振器１２及び分周回路１３からなる。

位相比較器１ｏは、アップ信号を形成するためのインバ
ータ回路２０及びアンド回路２１と、ダウン信号を形成
するためのインバータ回路２２及びアンド回路２３とか
らなる。

図示しない同期分離回路からの第２図（Ａ＞に示す水平
同期信号（有意レベルは論理「Ｌ」）はインバータ回路
２０を介して反転されてアンド回路２１に与えられる。

アンド回路２１には、後述する第２図（Ｂ）に示す分周
水平同期信号（いわゆるカウントダウンＨ）も与えられ
ており、再入力信号が共に論理ｒＨ」のときに論理ｒ）
（ｊレベルをとる第２図（Ｃ）に示すアップ信号ＵＰを
形成してローパスフィルタ回路１１に与える。同期分離
回路からの水平同期信号ＨＤ及び分周水平同期信号ＣＤ
Ｉはそれぞれインバータ回路２０及び２２で反転された
後、アンド回路２３に与えられる。アンド回路２３は、
再入力信号が共に論理ｒＨ，のときに論理ｒＨ」レベル
をとるダウン信号を形成してローパスフィルタ回路１１
に与える。

ローパスフィルタ回Ｉｌｌは、システムクロック信号Ｓ
ＣＫのフリーラン周波数を規定する部分と、アップ信号
ＵＰに応じて周波数を高めるようにする部分と、ダウン
信号ＤＷに応じて周波数を低めるようにする部分とから
なる。

電源及びアース間には、固定抵抗３０及び可変抵抗３１
が直列に接続されており、可変抵抗３１には充放電用の
コンデンサ３２が並列に接続されている。アップ信号Ｕ
Ｐ及びダウン信号ＤＷが継続して入力されない場合には
、抵抗３０及び３１による分圧電圧がコンデンサ３２に
保持されてローパスフィルタ回Ｈ１１からの出力制御電
圧ＶＣ（第２図（Ｇ））として電圧制御型発振器１２に
与えられる。従って、抵抗３０．３１及びコンデンサ３
２はフリーラン周波数を決定する構成となっており、可
変抵抗３１によってその周波数を調整可能となされてい
る。

位相比較器１０からの上述したアップ信号ＵＰは、３ス
テ一トバツフア回路３３の制御端子に与えられる。この
バッファ回路３３の一端は電源に接続されており、他端
は固定抵抗３４を介してコンデンサ３２の出力電圧側端
子に接続されている。

かくして、アップ信号ＵＰが有意となってバッファ回路
３３がハイインピーダンス状態でなくなると、電源がこ
のバッファ回路３３及び抵抗３４を介してコンデンサ３
２を充電させるように供給され、第２図（Ｇ）に示すよ
うに出力制御電圧ＶＣを高めてシステムクロック信号Ｓ
’ＣＫの周波数を高めるように機能する。

位相比較器１０からの上述したダウン信号ＤＷは、２人
カアンド回路３５及び３６に与えられる。

アンド回路３５にはＰＡＬ方式の指示時に論理ｒＨ，を
とる第２図（Ｆ）に示す方式判別信号Ｐ／Ｎが直接与え
られており、他方のアンド回路３６には方式判別信号Ｐ
／Ｎがインバータ回路３７を介して反転されて与えられ
ている。かくして、アンド回路３５及び３６は択一的な
通過動作を実行する。すなわち、アンド回路３５はＰＡ
Ｌ方式が指示されているときにダウン信号ＤＷＰ　（第
２図（Ｄ））を通過させ、アンド回路３６はＮＴＳＣ方
式が指示されているときにダウン信号ＤＷＮ（第２図（
Ｅ））を通過させる。

アンド回路３５からのＰＡＬ指示時通過ダウン信号ＤＷ
Ｐは３ステ一トバツフア回路３８の制御端子に与えられ
る３、このバッファ回路３８の一端はアースに接続され
ており、他端は可変抵抗３９を介してコンデンサ３２の
出力電圧側端子に接続されている。かくして、ＰＡＬ方
式が指示されているときに生じたダウン信号ＤＷＰが有
意となってバッファ回路３８がハイインピーダンス状態
でなくなると、このバッファ回路３８及び抵抗３９を介
してコンデンサ３２からの放電が実行されるようになり
、第２図（Ｇ）に示すように出力制御電圧ＶＣを低めて
システムクロック信号ＳＣＫの周波数を低めるように機
能する。

アンド回８３６からのＮＴＳＣ指示時通過ダウン信号Ｄ
ＷＮは３ステ一トバツフア回路４ｏの制御端子に与えら
れる。このバッファ回路４０の一端はアースに接続され
ており、他端は可変抵抗４１を介してコンデンサ３２の
出力電圧側端子に接続されている。かくして、ＮＴＳＣ
方式が指示されているときに生じたダウン信号ＤＷＮが
有意となってバッファ回路４ｏがハイインピーダンス状
態でなくなると、このバッファ回路４０及び抵抗４１を
介してコンデンサ３２からの放電が実行されるようにな
り、第２図（Ｇ）に示すように出力制御電圧ＶＣを低め
てシステムクロック信号ＳＣＫの周波数を低めるように
機能する。

ここで、可変抵抗３９及び４１の抵抗値を異なるように
しておき、テレビジョン方式の違いに応じた出力制御電
圧Ｖｃを得るようにしている。また、テレビジョン方式
毎に、可変抵抗３９及び４１を用いた調整が回前となっ
ている。

電圧制御型発振器１２は、この制御電圧ＶＣに応じた周
波数を有するシステムクロック信号ＳＣＫを出力する。

このシステムクロック信号ＳＣＫは分周回路１３にも与
えられ、この分周回路１３による分周によってほぼデユ
ーティ比が５０％の上述した分周水平同期信号ＣＤＨに
変換されて位相比較器、１０にフィードバックされる。

従って、入力水平同期信号ＨＤの周波数が高くなってい
くと、アップ信号ＵＰの有意期間が相対的に長くなって
これに追従してシステムクロック信号ＳＣＫの周波数を
高めると共に、入力水平同期信号ＨＤの周波数が低くな
っていくと、ダウン信号ＤＷの有意期間が相対的に長く
なってこれに追従してシステムクロック信号ＳＣＫの周
波数を低める。ここで、ダウン信号ＤＷＰ又はＤＷＮに
基づく、周波数の低下は、可変抵抗３つ又は４１の値に
よって、指示されたテレビジョン方式に応じた特性によ
ってなされる。

上述した実施例によれば、テレビジョン方式に応じてロ
ーパスフィルタ回路１１の特性を変化させるようにした
ので、いずれのテレビジョン方式であってもＰＬＬ回路
がロックしやすいものとなっている。また、−旦ロツク
状態が外れたとしても引き込み易いものとなっている。

可変抵抗３９及び又は４１を調整することによって、す
なわち、各テレビジョン方式毎に調整することによって
ロックポイントを同一にでき、両テレビジョン方式の画
像を同一位置に表示させることができるようになる。か
くするにつき、従来装置に比較して、新たな構成要素が
少なく、実際上は集積回路で構成されるので、構成面を
特に複雑にすることはない。また、各テレビジョン方式
についての調整は、個別調整用の可変抵抗３９．４１−
によって実行できるため、正確なフリーラン周波数が必
要でなくなる。因みに、可変抵抗３１の調整によって正
確なフリーラン周波数を得ることができる。

なお、上述の実施例においては、ダウン信号ＤＷに応じ
たローパスフィルタ回＃ｔ１１の特性を各テレビジョン
方式に応じて変化させるものを示したが、アップ信号Ｕ
Ｐに応じたローパスフィルタ回路１１の特性を各テレビ
ジョン方式に応じて変化させるようにしても良い。また
、ダウン信号ＤＷ及びアップ信号ＵＰに応じたローパス
フィルタ回路１１の特性変化を併用させるようにしても
良い。

２テレビジョン方式はＰＡＬ方式及びＮＴＳＣ方式に限
定されるものではない。また、特性を切り替えるための
方式指示信号Ｐ／Ｎは、自動判別回路からの信号を適用
する他、操作子からの信号を用いるようにしても良い。

Ｕ発明の効果１ 以上のように、本発明によれば、テレビジョン方式に応
じてローパスフィルタ回路の特性を変化させるようにし
なので、いずれのテレビジョン方式であってもＰＬＬ回
路がロックしやすいものとなる。また、−旦ロツク状態
が外れたとしても引き込み易いものとなる。さらに、両
テレビジョン方式でロックポイントを同一にでき、両テ
レビジョン方式の画像を同一位置に表示させることがで
きる。

【図面の簡単な説明】

第１図は本発明によるビデオ信号処理装置用ＰＬＬ回路
の一実施例を示すブロック図、第２図はその各部タイミ
ングチャート、第３図は従来のＰＬＬ回路を示すブロッ
ク図、第４図はその各部タイミングチャートである。 １０・・・位相比較器、１１・・・ローパスフィルタ回
路、１２・・・電圧制御型発振器（ＶＣＯ）、１３・・
・分周回路、３９．４１・・・可変抵抗、ＵＰ・・・ア
ップ信号、ＤＷ、 ＤＷＰ、 ＷＮ ・・ダウン信号、 Ｐ／′ Ｎ・・・方式指示信号、 Ｃ ・出力制御電圧、 ＣＫ ・・システムクロック信号。

Claims (1)

1. 【特許請求の範囲】 発振クロック信号を分周する分周回路と、 この分周回路からの分周水平同期信号と、同期分離回路
   からの水平同期信号とを位相比較し、水平同期信号の水
   平同期パルス期間を２分した前半期間に応じたアップ信
   号及び後半期間に応じたダウン信号を出力する位相比較
   器と、 出力制御電圧の基準電圧値の発生部を内蔵し、アップ信
   号に応じて出力制御電圧を高めるようにすると共に、ダ
   ウン信号に応じて出力制御電圧を低めるように動作する
   、しかも、指示されたテレビジョン方式に応じて周波数
   特性を変化させるローパスフィルタ回路と、 このローパスフィルタ回路の出力制御電圧に応じて発振
   クロック信号の周波数を制御する電圧制御型発振器とを
   備えたビデオ信号処理装置用ＰＬＬ回路。