JP4168524B2 - Ｐｌｌ回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は映像信号処理装置におけるＰＬＬを用いた水平同期信号処理回路に関するものである。
【０００２】
【従来の技術】
昨今のテレビジョン受信機においては、画像のちらつきをおさえ、精細度の向上を図るため、ＮＴＳＣの飛び越し走査の映像信号を順次走査の映像信号へ変換する機会が増加している。
【０００３】
この飛び越し走査から順次走査へ変換する際、入力水平同期信号の倍の周波数を持つ水平同期信号と入力同期信号に同期したラインロッククロックを発生させる事が必要となる。この機能を実現する回路のブロック図を図５に示す。
図５において、位相比較器１は入力された水平同期信号と、後述の分周器４の出力信号との位相を比較し、その位相差に応じた電圧を発生する。
ループフィルタ２は、位相比較器１の出力である位相差信号にフィルタをかける事によって、系全体の応答性、安定性を決定する。
【０００４】
電圧制御発振器３は、入力電圧に応じて発振周波数を可変できる発振器であり、ループフィルタ２の出力である位相誤差電圧をもとに、位相誤差が少なくなる方向へ出力クロック信号の周波数制御し、出力する。
分周器４は、入力クロック信号を分周して入力水平同期信号の２倍の周波数へ入力クロック信号を変換する。
２分周器５は、入力水平同期信号を２分周し出力する回路である。
水平同期信号の周波数をｆＨ、所望するラインロッククロックの周波数をｆｃｌｋとして、図５を用いて動作を説明する。
【０００５】
入力水平同期信号は、位相比較器１に入り、２分周器５で作られたパルスと位相比較を行い、その結果を位相差に応じた電圧の形でループフィルタへ出力する。
ループフィルタ２では、位相比較器１の出力電圧波形に対して、フィルタをかける事によって、系の応答性、安定性を決定し、電圧制御発振器３へ発振周波数制御電圧として出力する。
電圧制御発振器３では、入力された制御電圧に応じた周波数のクロック信号を発生させ、周波数ｆｃｌｋなるラインロッククロックとして出力する。
一方、ラインロッククロックは分周比（２ｆＨ／ｆｃｌｋ）を持つ分周器４に入力され、（２ｆＨ／ｆｃｌｋ）分周されて、周波数２ｆＨの水平同期信号を得る。
周波数２ｆＨなる水平同期信号出力は、２分周器５を通して周波数を半分のｆＨにし、位相比較器１にて、周波数ｆＨの水平同期信号入力と位相を比較する。
【０００６】
【発明が解決しようとする課題】
前記従来の倍速の水平同期信号と入力同期信号に同期したラインロッククロックを発生させるＰＬＬ回路では、ＮＴＳＣの場合、入力される水平同期信号は１５．７５ｋＨｚとなっており、順次走査させるための出力同期信号は３１．５ｋＨｚとなる。
【０００７】
しかし、昨今のテレビジョン受信機においては、ＮＴＳＣのみならず、高精細テレビジョン信号や、もともと順次走査となっているテレビジョン信号、すなわち、水平同期信号が３１．５ｋＨｚや３３．７５ｋＨｚとなっている飛び越し走査から順次走査へ変換する必要のない入力する機会が増加している。
【０００８】
前記従来の倍速の水平同期信号と入力同期信号に同期したラインロッククロックを発生させる回路では、前述の飛び越し走査から順次走査へ変換する必要のない場合においても、入力された水平同期信号に対して周波数が倍となった水平同期信号を出力してしまうという課題があった。
【０００９】
本発明の同期処理回路は、従来の課題を解消し、飛び越し走査から順次走査へ変換する必要性の有無に関わらず、同一の回路で意図した正しい周波数の水平同期信号を出力するもので、回路の標準化、コストの低減を図ることができる。
【００１０】
【課題を解決するための手段】
本発明では、前述の効果を得るために、入力された水平同期信号の周波数を検出し、その結果を用いてＰＬＬの分周比を変化させる様に構成したものである。
【００１１】
【発明の実施の形態】
本発明は、映像信号処理装置におけるＰＬＬ回路であって、入力された水平同期信号とＰＬＬ回路の同期信号の位相を比較する位相比較器と、位相比較器の出力である位相差信号にフィルタをかけるループフィルタと、ループフィルタの出力に応じて、出力するクロックの周波数を可変にする電圧制御発振器と、電圧制御発振器の出力クロックを分周する第１の分周器と、第１の分周器の出力をさらに分周する第２の分周器と、入力された水平同期信号の周波数を検出する周波数検出回路と、周波数検出回路で検出した周波数に基づいて、第１の分周器からの出力と第２の分周器からの出力を選択する切換え器とを備え、周波数検出回路は、入力された水平同期信号の波形を一定期間の波形に整形する整形回路と、整形回路からの出力を積分する積分回路と、所定のレベルの電圧を出力するしきい値電圧回路と、積分回路としきい値電圧回路との電圧を比較することにより、水平同期信号の周波数を検出する電圧比較器とを備え、整形回路における一定期間とは、入力された水平同期信号の接続される機器によるばらつきが防止可能な、入力される最も高い周波数の水平同期信号の周期よりも短い時間に設定されていることを特徴とするＰＬＬ回路である。この構成により、本発明では、飛び越し走査から順次走査へ変換する必要性の有無に関わらず、同一の回路を用いて意図した正しい周波数の水平同期信号を出力するもので、回路の標準化、コストの低減を図ることができるとともに、入力された水平同期信号を検出する精度を向上させることが可能になるものである。
【００１２】
（実施例１）
以下、本発明のＰＬＬ回路の一実施例について図１および図２を参照しながら説明する。
図１に示す様に、位相比較器１は、入力された水平同期信号と後述のスイッチ７の出力である比較信号との位相を比較し、その位相差に応じた電圧を発生させる。
ループフィルタ２は、位相比較器１の出力である位相差信号にフィルタをかける事によって、系全体の応答性、安定性を決定する。
電圧制御発振器３は、入力電圧に応じて発振周波数を可変できる発振器であり、ループフィルタ２の出力である位相誤差電圧をもとに、位相誤差が少なくなる方向へ出力クロック信号の周波数制御し、出力する。
【００１３】
分周器４は、入力クロック信号を分周して入力水平同期信号の２倍の周波数へ入力クロック信号を変換する。
２分周器５は、入力されたクロック信号をその周波数が１／２となる様に分周する回路である。
スイッチ７は、分周器４の出力信号と、２分周器５の出力信号とを切換え、後述の水平同期周波数検出回路６の検出結果信号によって制御され、検出結果信号がＨｉｇｈの時は、スイッチがＡに倒れ、分周器４の出力信号を出力する。
一方、検出結果信号がＬｏｗの時は、スイッチがＢに倒れ、２分周器５の出力信号を出力し、位相比較器１に入力する。
水平同期周波数検出回路６は、入力された水平同期信号の周波数に応じた制御信号を出力する回路で、その詳細を図２に示す。
【００１４】
図２において、モノマルチ６１は、入力された水平同期信号のＨｉｇｈまたはＬｏｗ期間を抵抗６２、コンデンサ６３で定まる一定の期間Ｔｗになる様に波形整形する。
コンデンサ６４、および、抵抗６５は、モノマルチ６１の出力信号である矩形波を平滑し直流電圧Ｖｈに変換するものである。
しきい値電圧６７は、しきい値電圧Ｖｓを発生させる。
電圧比較器６６は、コンデンサ６４、および、抵抗６５で平滑された直流信号Ｖｈと、しきい値電圧６７で発生したしきい値電圧Ｖｓとを比較し、Ｖｈ＞Ｖｓの時、Ｈｉｇｈレベル電圧を、Ｖｈ≦Ｖｓの時、Ｌｏｗレベル電圧を出力する。
【００１５】
以下、図１および図２を用いて動作を説明する。まず、飛び越し走査から順次走査へ変換する必要のある場合、すなわち、ＮＴＳＣ信号の水平同期信号が入力された場合について説明する。
入力された水平同期信号の周波数を１５．７５ｋＨｚとし極性を正極性とする。また、所望するラインロッククロックの周波数をｆｃｌｋとする。
入力水平同期信号は、水平同期周波数検出回路６に入力される。
水平同期周波数検出回路６に入力された水平同期信号は、まずモノマルチ６１、抵抗６２、コンデンサ６３で波形整形され、Ｈｉｇｈ期間の時間がＴｗとなる。
【００１６】
時間Ｔｗは、入力される最も高い周波数の水平同期信号の周期よりも短く設定する。
これは、入力された水平同期信号のＨｉｇｈ期間が接続される機器によってばらつきを持った際に、後述の直流電圧Ｖｈがばらつくのを防ぐ役割を持つ。
さて、モノマルチ６１の出力信号は、コンデンサ６４および抵抗６５によって平滑化され直流電圧Ｖｈとなる。
【００１７】
直流電圧Ｖｈと、しきい値電圧Ｖｓは電圧比較器６６に入力され、前述の様にＶｈ＞Ｖｓの時、Ｈｉｇｈレベル電圧を、Ｖｈ≦Ｖｓの時、Ｌｏｗレベル電圧を周波数検出結果として出力する。
この時、しきい値電圧Ｖｓは、以下の要領で設定する。
飛び越し走査から順次走査へ変換する必要のある水平同期信号を前述の動作に従って平滑した時の直流電圧をＶｈ１とする。
また、飛び越し走査から順次走査へ変換する必要のない水平同期信号を平滑した時の直流電圧をＶｈ２とする。
しきい値電圧Ｖｓは、Ｖｈ１＜Ｖｓ＜Ｖｈ２となる様に設定する。
【００１８】
一方、入力水平同期信号は、位相比較器１に入り、スイッチ７の出力パルスと位相比較を行い、その結果を位相差に応じた電圧の形でループフィルタ２へ出力する。
ループフィルタ２では、位相比較器１の出力電圧波形に対して、フィルタをかける事によって、系の応答性、安定性を決定し、電圧制御発振器３へ発振周波数制御電圧として出力する。
電圧制御発振器３では、入力された制御電圧に応じた周波数のクロック信号を発生させ、周波数ｆｃｌｋなるラインロッククロックとして出力する。
【００１９】
一方、ラインロッククロックは固定分周比（２×１５．７５ｋＨｚ／ｆｃｌｋ）を持つ分周器４に入力され、（２×１５．７５ｋＨｚ／ｆｃｌｋ）分周されて、周波数２×１５．７５ｋＨｚ＝３１．５ｋＨｚの水平同期信号出力を得る。
分周器４の出力である周波数３１．５ｋＨｚのパルスは、２分周器５を通して周波数が半分の１５．７５ｋＨｚになる。
スイッチ７の制御信号としては、前述の水平同期周波数検出回路６の出力である検出結果信号が入力されている。
前述の水平同期周波数検出回路６の動作で述べた様に、入力水平同期信号として、飛び越し走査から順次走査へ変換する必要のある場合を想定しているため、水平同期周波数検出回路６の出力はＬｏｗとなっている。
この結果、スイッチ７は、端子Ｂ側に倒れ、位相比較器１へは２分周器５の出力信号である周波数ｆＨのパルスが入力され、入力水平同期信号と位相比較される。
【００２０】
次に、飛び越し走査から順次走査へ変換する必要のない場合について、水平同期信号の周波数が３１．５ｋＨｚである時の場合について説明する。
この場合、水平同期周波数検出回路６の出力である検出結果信号は、前述の動作説明で述べた様にＨｉｇｈとなっており、従って、スイッチ７は端子Ａに倒れている。
すなわち、位相比較器１への入力は、分周器４の出力である周波数３１．５ｋＨｚのパルスと、入力された周波数３１．５ｋＨｚの水平同期信号となる。
この両者の位相比較を行い、前述の動作と同様に周波数ｆｃｌｋのラインロッククロックを発生し、分周器４へ入力される。
分周器４は前述と同じく固定分周比（２×１５．７５ｋＨｚ／ｆｃｌｋ）を持っており、分周器４の出力である水平同期信号出力の周波数は、３１．５ｋＨｚとなる。
【００２１】
なお、前記の動作では、入力される水平同期信号の極性は正極性であったが、負極性の場合においても、極性が全て反転するだけで、動作に変わりはない。
また、水平同期信号の周波数は、１５．７５ｋＨｚと３１．５ｋＨｚの２種類で説明したが、２倍の周波数差を持つ水平同期信号であれば、前述の動作を問題なく行うことができる。
【００２２】
本実施の形態によって、飛び越し走査から順次走査へ変換する必要性の有無に関わらず、同一の回路を用いて意図した正しい周波数の水平同期信号を出力するもので、回路の標準化、コストの低減を図ることができる。
【００２３】
（実施例２）
前記の実施例１では、入力される水平同期信号の周波数は１５．７５ｋＨｚと３１．５ｋＨｚの２種類であった。
もし、実施例１の回路に高精細テレビジョン信号の水平同期信号である３３．７５ｋＨｚを入力した場合、位相比較器１の入力信号は、周波数３３．７５ｋＨｚの入力水平同期信号と、分周器４で（２×１５．７５ｋＨｚ／ｆｃｌｋ）分周された周波数３１．５ｋＨｚのパルスとの比較を行うこととなる。
この結果、位相比較器１、ループフィルタ２、電圧制御発振器３、分周器４、スイッチ７から構成されるＰＬＬは、位相比較器１での位相誤差を最小にする方向に動作するため、電圧制御発振器３の出力クロック周波数は所望しているｆｃｌｋからずれを生じ周波数（３３．７５ｋＨｚ／３１．５ｋＨｚ×ｆｃｌｋ）で発振してしまう。
【００２４】
そこで、前述の課題を解決する、入力水平同期信号の周波数が１５．７５ｋＨｚ、３１．５ｋＨｚ、３３．７５ｋＨｚに対応する実施例を本発明の第２の実施の形態として、図３を参照しながら説明する。
なお、図３において図１と同一符号を付与している回路もしくは機器は本発明の第１の実施の形態において説明したものと同一であるため、その詳細な説明は省略する。
【００２５】
図３において、基準クロック発生回路９は、後述のカウンタ８を駆動するための、入力水平同期信号とは非同期のクロック発生回路である。
通常は水晶発振子を用いて基準クロックの周波数精度を確保するが、その他の発振子を用いることでも周波数精度が確保できるならば、この限りではない。
可変分周器４１は、後述の比較器１０の制御信号出力によって、その分周比を変化させることができる分周器である。
カウンタ８は、入力された水平同期信号の１周期期間中に存在する基準クロック発生回路９で発生した基準クロックの立ち上がり、もしくは、立ち下がりの個数をカウントする。
平均値算出回路１１は、前記カウンタ８の出力を一定の個数蓄積し、その平均値を計算する回路である。
【００２６】
図４にｎ個のカウンタ８からのデータの平均値を算出する平均値算出回路１１の一例を示す。
図４において、Ｄ−ＦＦ１２ａから１２ｃは、ｎ個のＤ−ＦＦであり、水平同期信号の立ち上がりもしくは、立ち下がり時点のデータを保持する。
加算器１３はｎ入力の加算器であり、前記Ｄ−ＦＦ１２ａから１２ｃまでのｎ個のＤ−ＦＦの出力を全て加算し、その結果を係数器１４へ送る。
係数器１４は入力されたデータに１／ｎを掛け出力する。
比較器１０は、平均値算出回路１１の出力を受けとり、あらかじめ設定している数値Ｄｓ１、Ｄｓ２との比較を行い、その比較結果に応じた制御信号を出力する。
【００２７】
なお、Ｄｓ１、Ｄｓ２は、１５．７５ｋＨｚ、３１．５ｋＨｚ、３３．７５ｋＨｚの各々の水平同期信号が入力された場合のカウンタ８の出力を平均値算出回路１１にて平均を取った出力データ値を、それぞれ、Ｄａ、Ｄｂ、Ｄｃとする時、Ｄａ＜Ｄｓ１＜Ｄｂ＜Ｄｓ２＜Ｄｃなる関係を満足する。
なお、Ｄａ、Ｄｂ、Ｄｃは、基準クロック発生回路の発振周波数をｆｍとすると、ｆｍ／入力水平同期周波数で算出される。
すなわち、平均値算出回路１１の出力データをＤとすると、Ｄ＜Ｄｓ１の時は、スイッチ７を端子Ｂへ倒し、可変分周器４１の分周比を（２×１５．７５ｋＨｚ／ｆｃｌｋ）と設定するための制御信号を出力する。
また、Ｄｓ１≦Ｄ＜Ｄｓ２の時は、スイッチ７を端子Ａへ倒し、可変分周器４１の分周比を（２×１５．７５ｋＨｚ／ｆｃｌｋ）と設定するための制御信号を出力する。
【００２８】
また、Ｄ＞Ｄｓ２の時は、スイッチ７を端子Ａへ倒し、可変分周器４１の分周比を（３３．７５ｋＨｚ／ｆｃｌｋ）と設定するための制御信号を出力する。
さて、入力された未知周波数の水平同期信号はカウンタ８、平均値算出回路１１を通って、データＤを得る。
比較器１０においては、前述の比較を行い、スイッチ７と可変分周器４１を制御する制御信号を出力する。
【００２９】
この結果、位相比較器１の２つの入力の周波数は等しく、また、電圧制御発振器３の出力発振周波数は所望の周波数ｆｃｌｋとなり、かつ、可変分周器４１の出力周波数は、入力水平同期信号の周波数が１５．７５ｋＨｚの時は、倍の３１．５ｋＨｚを得、入力水平同期信号の周波数が３１．５ｋＨｚ、もしくは、３３．７５ｋＨｚの時は、入力水平同期信号の周波数と等しい周波数の出力水平同期信号とラインロッククロックを得ることができる。
【００３０】
本実施の形態によって、前記実施例１の特徴に加えて、入力水平同期信号の周波数が、１５．７５ｋＨｚの倍の３１．５ｋＨｚ以外の場合でも、出力水平同期信号は入力水平同期信号と等しくかつ、入力水平同期信号を設定された分周比倍のラインロッククロックを得ることが出来るＰＬＬ回路を提供できる。
【００３１】
【発明の効果】
本発明の同期処理回路を用いれば、前述の飛び越し走査から順次走査へ変換する必要のない場合においても、自動的に出力水平同期信号を入力された水平同期信号の周波数と同じに設定できる。
これによって、１つの回路で順次走査変換する必要のある水平同期信号と、順次走査変換する必要のない水平同期信号の両方を正しく処理でき、回路の標準化、コストの低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施例１におけるＰＬＬ回路のブロック構成図
【図２】本発明の実施例１における水平同期周波数検出回路のブロック構成図
【図３】本発明の実施例２におけるＰＬＬ回路のブロック構成図
【図４】本発明の実施例２における平均値算出回路のブロック構成図
【図５】従来のＰＬＬ回路のブロック構成図
【符号の説明】
１ 位相比較器
２ ループフィルタ
３ 電圧制御発信器
４ 分周器
４１ 可変分周器
５ ２分周器
６ 水平同期周波数検出回路
７ スイッチ
８ カウンタ
９ 基準クロック発生回路
１０ 比較器
１１ 平均値算出回路
１２ａ フリップフロップ
１２ｂ フリップフロップ
１２ｃ フリップフロップ
１３ 加算器
１４ 係数器
６１ モノマルチ
６２ 抵抗器
６３ コンデンサ
６４ コンデンサ
６５ 抵抗器
６６ 電圧比較器
６７ しきい値電圧

Claims (1)

1. 映像信号処理装置におけるＰＬＬ回路であって、
   入力された水平同期信号と前記ＰＬＬ回路の同期信号の位相を比較する位相比較器と、
   前記位相比較器の出力である位相差信号にフィルタをかけるループフィルタと、
   前記ループフィルタの出力に応じて、出力するクロックの周波数を可変にする電圧制御発振器と、
   前記電圧制御発振器の出力クロックを分周する第１の分周器と、
   前記第１の分周器の出力をさらに分周する第２の分周器と、
   入力された水平同期信号の周波数を検出する周波数検出回路と
   前記周波数検出回路で検出した周波数に基づいて、前記第１の分周器からの出力と前記第２の分周器からの出力を選択する切換え器とを備え、
   前記周波数検出回路は、
   入力された水平同期信号の波形を一定期間の波形に整形する整形回路と、
   前記整形回路からの出力を積分する積分回路と、
   所定のレベルの電圧を出力するしきい値電圧回路と、
   前記積分回路と前記しきい値電圧回路との電圧を比較することにより、前記水平同期信号の周波数を検出する電圧比較器とを備え、
   前記整形回路における一定期間とは、入力された水平同期信号の接続される機器によるばらつきが防止可能な、入力される最も高い周波数の水平同期信号の周期よりも短い時間に設定されていることを特徴とするＰＬＬ回路。

Images