JP2794693B2 - 水平偏向回路 - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、CRT（陰極線管）を用いたディスプレイ装
置に用いて好適な水平偏向回路に関するものである。 〔従来の技術〕 従来のテレビジョン受信機などに用いられている水平
偏向回路では、水平発振周波数を制御する水平発振周波
数制御回路（水平偏向回路の一部分を構成する回路）用
の位相比較器として、一般にアナログ乗算回路が用いら
れている。このアナログ乗算回路で構成された位相比較
器は、検波感度が低いため、水平引込範囲は中心周波数
に対して±５％程度が限度であった。 一方、コンピュータ端末等に用いられるディスプレイ
装置には、複数の水平周波数の仕様に対して、同一回路
で対応すること、即ち、多周波対応が要求されるため、
水平引込範囲は±10％以上に拡大することが求められて
いる。 これに対して、フリップフロップを組み合せたエッジ
トリガ方式のディジタル位相比較器は検波感度が高いた
め、水平引込範囲を拡大する上で有力である。しかしな
がら、このディジタル位相比較器を用いた水平発振周波
数制御回路は、水平同期信号の欠落に対して弱いという
欠点がある。このため、この様なディジタル位相比較器
を用いた水平発振周波数制御回路を、テレビジョン受信
機の水平偏向回路内で用いた場合には、電波が弱く水平
同期信号の欠落が生じる弱電界状態では映像画面が大き
く乱れてしまう。これに対し、同期信号が信号源とケー
ブルで接続されているディスプレイ装置では、上記の弱
電界状態を無視できるため、上記ディジタル位相比較器
を用いた水平発振周波数制御回路の採用が有効となる。 しかしながら、この様なディスプレイ装置において
も、水平同期信号と垂直同期信号が混在するOR（オア）
タイプの複合同期信号が入力される場合には、垂直同期
信号における垂直同期期間（即ち、垂直同期パルスの存
在する期間）、水平同期信号が欠落するため、とりわけ
画面上部の画像が乱れてしまう。 この問題を解決するための従来技術としては、例え
ば、特開昭48−90134号公報に示された回路である。こ
の回路では、水平同期信号が欠落している垂直同期信号
の垂直同期期間に、無安定マルチバイブレータを発振さ
せ、この無安定マルチバイブレータの出力信号を水平同
期信号の代わりに利用している。 〔発明が解決しようとする問題点〕 上記従来技術により、水平同期信号が欠落した垂直同
期信号の垂直同期期間でも、位相比較器の出力電圧の変
動を小さくし、画像乱れを防止することが可能と考えら
れる。 しかしながら、上記従来技術では、水平同期と前記無
安定マルチバイブレータの出力信号の同期とが若干異な
るため、前記ディジタル位相比較器などのように検波感
度の高い位相比較器を用いた際には、水平同期信号と前
記無安定マルチバイブレータの出力信号との切り換わり
直後（即ち、垂直同期期間の開始直後と終了直後）に、
この位相比較器の出力電圧が変動し、特に垂直同期期間
終了直後の変動は映像表示期間まで及ぶため、画面上部
において画像に乱れてしまうという問題があった。ま
た、上記無安定マルチバイブレータの発振周波数はほぼ
一定であるので、該無安定マルチバイブレータを用いる
際は、その値を予め或る水平周波数に設定しておくわけ
であるが、最初に設定したその水平周波数と異る仕様の
水平同期信号が入力された場合には、やはり画像乱れが
生じてしまうという問題があった。 この様な画像の乱れを補正するためには、無安定マル
チバイブレータに発振周波数の調整機能を持たせれば良
いが、その調整のための調整時間増加による生産性の低
下や、調整ばらつきによる性能劣化は避けられない。 そこで、本発明の目的は、上記した従来技術の問題点
を解決し、複合同期信号（垂直同期信号における垂直同
期期間に水平同期信号が欠落するORタイプ）を入力とす
る際、ディジタル位相比較器などの検波感度の高い位相
比較器を用いた場合でも、常に良好な画像が得られ、ま
た、異った水平周波数の仕様に対しても、無調整で良好
な画像を得ることが可能な、多周波対応のコンピュータ
端末用CRTディスプレイ装置の水平偏向回路を提供する
ことにある。 〔問題点を解決するための手段〕 上記した目的を達成するために、本発明では、水平発
振周波数制御回路と、該制御回路から出力される制御出
力に応じてその発振周波数が制御される水平発振回路
と、該発振回路からの発振出力を増幅し波形整形する水
平偏向ドライブ回路と、該ドライブ回路からの出力信号
を入力して、水平偏向コイルに水平偏向電流を流すと共
に、フライバックトランスに供給するための水平フライ
バックパルスを出力する水平偏向出力回路と、を具備
し、かつ 前記水平発振周波数制御回路における位相比較器とし
て、エッジトリガ方式のディジタル位相比較器を用いた
ことにより、水平発振周波数の引込み範囲を中心周波数
の±10％を超える範囲に設定可能にした多周波対応のコ
ンピュータ端末用CRTディスプレイ装置の水平偏向回路
において、 前記エッジトリガ方式のディジタル位相比較器へ入力
する第１の入力信号として、垂直同期信号入力期間は前
記水平フライバックパルスと同位相の信号を作成してそ
の立ち下がりエッジを用い、それ以外の期間は、水平同
期信号のフロントエッジから形成された擬似水平同期信
号の立ち下がりエッジを用い、前記エッジトリガ方式の
ディジタル位相比較器へ入力する第２の入力信号とし
て、前記水平フライバックパルスと同位相の信号を作成
してその立ち下がりエッジを用い、前記ディジタル位相
比較器の出力を前記水平発振周波数制御回路の出力とし
て、前記両エッジの位相が一致するように前記水平発振
回路を制御するようにした。 また前記水平発振周波数制御回路内に、入力する水平
同期信号のフロントエッジをトリガとして1/2水平周期
よりも長く１水平周期よりも短い遅延量を有する遅延パ
ルスを発生する遅延回路と、入力する水平同期信号のフ
ロントエッジから形成された擬似水平同期信号と前記遅
延パルスとを入力として、前記擬似水平同期信号の立ち
上がりエッジで立ち下り、前記遅延パルスの立ち上がり
エッジで立ち上がる合成波形パルスを出力する波形合成
回路と、を備え、 前記エッジトリガ方式のディジタル位相比較器へ入力
する第１の入力信号として、垂直同期信号入力期間は前
記水平フライバックパルスと同位相の信号を作成してそ
の立ち下がりエッジを用い、それ以外の期間は、前記合
成波形パルスの立ち下がりエッジを用い、前記エッジト
リガ方式のディジタル位相比較器へ入力する第２の入力
信号として、前記水平フライバックパルスと同位相の信
号を作成してその立ち下がりエッジを用い、前記ディジ
タル位相比較器の出力を前記水平発振周波数制御回路の
出力として、前記両エッジの位相が一致するように前記
水平発振回路を制御するようにした。 〔作用〕 本発明の水平偏向回路では、前記水平発振周波数制御
回路において、前記同期分離回路に、垂直同期期間に水
平同期信号が欠落するORタイプの複合同期信号が入力さ
れた際、前記同期制御回路の働きにより、垂直同期期間
では水平同期信号の代わりに、水平フライバックパルス
を前記波形整形回路により波形整形して得られた信号
が、前記位相比較器に入力される。この結果、該位相比
較器として、検波感度の高い位相比較器（例えば、フリ
ップフロップを利用したエッジトリガ方式のディジタル
位相比較器）を用い、水平引込範囲を拡大した場合にお
いて、垂直同期期間における水平同期信号欠落による画
像乱れを防止することができる。 また、本発明によれば、垂直同期期間において水平同
期信号の代わりに位相比較器に入力される信号（水平フ
ライバックパルスを波形整形して得られた信号）の周期
は、水平同期信号の周期と一致している。従って、異っ
た水平周波数の仕様に対しても無調整で対応できる。 また前記水平発振周波数制御回路内に、前記遅延回路
と、前記波形合成回路と、を備えた場合には、表示すべ
き映像信号がインターレース走査方式を採る映像信号で
ある場合でも、垂直同期期間の前後における水平発振周
波数の変動をなくすことができ、そのことに起因する画
像の乱れを防止できる。 本発明の水平偏向回路では、前記水平発振周波数制御
回路において、前記同期分離回路に、垂直同期期間に水
平同期信号が欠落するORタイプの複合同期信号が入力さ
れた際、前記同期制御回路の働きにより、垂直同期期間
では水平同期信号の代わりに、水平フライバックパルス
を前記波形整形回路により波形整形して得られた信号
が、前記位相比較器に入力される。この結果、該位相比
較器として、検波感度の高い位相比較器（例えば、フリ
ップフロップを利用したエッジトリガ方式のディジタル
位相比較器）を用い、水平引込範囲を拡大した場合で
も、垂直同期期間における水平同期信号欠落による画像
乱れを防止することができる。 また、本発明によれば、垂直同期期間において水平同
期信号の代わりに位相比較器に入力される信号（水平フ
ライバックパルスを波形整形して得られた信号）の周期
は、水平同期信号の同期と一致している。従って、異っ
た水平周波数の仕様に対しても無調整で対応できる。 〔実施例〕 以下、本発明の実施例を図を用いて説明する。なお、
各図共、同じ働きをするものには、同じ番号を付けて表
わす。 第１図は、本発明の第１の実施例としての水平偏向回
路を示すブロック図である。 第１図中、１は同期信号入力端子、３は水平フライバ
ックパルス入力端子、４は水平発振周波数制御回路、５
は同期分離回路、６は同期制御回路、７は波形整形回
路、８は位相比較器、９はチャージポンプ、10はローパ
スフィルタ（LPF）、11は電圧制御発振器（VCO）、12は
水平偏向ドライブ回路、13は水平偏向出力回路、14は水
平偏向コイル（DY）、21,22はそれぞれ位相比較器８の
出力端子、55は水平同期信号検出回路、56は垂直同期信
号検出回路、である。 また、第２図は、第１図における水平発振周波数制御
回路４の一具体例を示す回路図である。第２図中、51は
単安定マルチバイブレータ、54はＤフリップフロップ、
61,63,64,81,82,83,84,85,86,87,88,89はそれぞれNAND
ゲート、62,70はそれぞれインバータ、72,73,79はそれ
ぞれトランジスタ、52,71,74,75,76,77はそれぞれ抵
抗、53はコンデンサ、78は定電流回路である。 なお、第２図に示す様に、同期分離回路５は単安定マ
ルチバイブレータ51,抵抗52,コンデンサ53より成る水平
同期信号検出回路55と、Ｄフリップフロップ54より成る
垂直同期信号検出回路56とによって構成され、同期制御
回路６はNANDゲート61,63,64とインバータ62とによって
構成され、波形整形回路７はトランジスタ72,73,79と抵
抗71,74,75,76,77と定電流回路78とインバータ70とによ
って構成され、位相比較器８はNANDゲート81,82,83,84,
85,86,87,88,89によって構成されている。 また、第３図は、第１図及び第２図中の各部信号波形
を示す波形図である。第３図において、（ａ）の波形Va
は同期信号入力端子１から入力される複合同期信号波形
を、（ｂ）の波形Vbは同期分離回路５から出力される擬
似水平同期信号波形を、（ｃ）の波形Vcは同期分離回路
５から出力される擬似垂直同期信号波形を、（ｄ）の波
形Vdは波形整形回路７の出力信号波形を、（ｅ）の波形
Veは同期制御回路６内のNANDゲート63の出力信号波形
を、（ｆ）の波形Vfは同期制御回路６の出力信号波形
を、それぞれ示している。 では、本実施例の動作について、先ず、第１図及び第
３図を用いて説明する。 第１図中の水平発振周波数制御回路４では、同期信号
入力端子１から、垂直同期信号における垂直同期期間に
水平同期信号が欠落するORタイプの複合同期信号Va（第
３図（ａ））を入力し、該信号より得られる水平同期信
号と、水平偏向出力回路13で発生する水平フライバック
パルスとの位相比較を位相比較器８において行い、そし
て、その比較結果を位相比較器８の出力端子21,22から
出力する。 次に、チャージポンプ９は、入力される位相比較器８
からの出力に応じて、ローパスフィルタ10内のコンデン
サ（図示せず）に充電，放電を行うことにより、ローパ
スフィルタ10の出力として、前述の位相比較結果に対応
した直流電圧を得る。 次に、電圧制御発振器11は、ローパスフィルタ10から
の直流電圧によって、その発振周波数が制御され、その
発振出力を水平偏向ドライブ回路12に出力している。水
平偏向ドライブ回路12では入力された信号を増幅すると
共に、波形整形して出力する。 次に、水平偏向出力回路13では、入力された信号によ
って水平偏向コイル14内に水平偏向電流を流すと共に、
後段のフライバックトランス（図示せず）に水平フライ
バックパルスを供給する。そして、この水平フライバッ
クパルスは前述の如く、水平発振周波数制御回路４に入
力される。 このようにして、AFC（自動周波数制御）ループを形
成して、電圧制御発振器11における水平発振周波数と水
平同期信号の周波数とが常に一致するように、制御を行
っている。 この第１図に示す水平偏向回路において、水平引込範
囲を広げるためには、位相比較器８のゲインである検波
感度を上げればよい（例えば、第２図に示すエッジトリ
ガ方式のディジタル位相比較器８を用いる。）。しかし
ながら、このように検波感度の高い位相比較器を用いた
場合には、前述した如く、垂直同期期間において水平同
期信号が欠落した際、位相比較器８の出力電圧が大きく
変動してしまう。 そこで、本実施例では、まず、同期信号入力端子１よ
り入力された複合同期信号Vaを、同期分離回路５に入力
し、水平同期信号と垂直同期信号とに分離した後、擬似
水平同期信号Vb（第３図（ｂ））と擬似垂直同期信号Vc
（第３図（ｃ））として同期制御回路６に入力する。次
に、水平偏向出力回路13より入力される水平フライバッ
クパルスを波形整形回路７により波形整形した後、出力
信号Vd（第３図（ｄ））として位相比較器８の一方の入
力と同期制御回路６とにそれぞれ供給する。そして、同
期制御回路６では、入力された擬似垂直同期信号Vc（第
３図（ｃ））により、垂直同期期間以外の期間では、同
期分離回路５からの擬似水平同期信号Vb（第３図
（ｂ））を、垂直同期期間（水平同期信号欠落時）で
は、波形整形回路７からの信号Vd（第３図（ｄ））を、
それぞれ出力信号Vf（第３図（ｆ））として切り換えて
出力し、位相比較器８のもう一方の入力に供給してい
る。 この結果、位相比較器８では、垂直同期期間以外の期
間は、水平同期信号（即ち、擬似水平同期信号Vb）と水
平フライバックパルス（即ち、波形整形回路７の出力信
号Vd）との位相比較が行われるが、水平同期信号の欠落
する垂直同期期間は、水平フライバックパルス（即ち、
波形整形回路７からの出力信号Vd）同士の位相比較が行
われる。 こうすることによって、垂直同期期間の水平同期信号
欠落に伴う位相比較器８の出力信号の変動を防止し、画
像の乱れをなくすことができる。 また、水平同期信号（即ち、擬似水平同期信号Vb）と
水平フライバックパルス（即ち、波形整形回路７からの
出力信号Vd）とはその同期が等しいため、同期制御回路
６において、信号Vbと信号Vdとが切り換った直後（即
ち、垂直同期期間の開始直後及び終了直後）も、信号Vf
としては第３図（ｆ）に示す様に、同期が変わることが
なく、位相比較器８からの出力電圧は安定となり、画面
上部における画像の乱れも起らない。 また、水平フライバックパルスの周波数は、当然の事
ながら、水平同期信号の周波数に伴って変化するため、
異った水平周波数の仕様に対しても、無調整で良好な画
像を得ることができる。 では、第１図の水平発振周波数制御回路４の具体的な
構成について第２図を用いて説明する。 第２図において、同期分離回路５では、複合同期信号
Vaのフロントエッジをトリガとして得られる擬似水平同
期信号Vbを単安定マルチバイブレータ51のＱ出力端子か
ら出力し、擬似垂直同期信号VcをＤフリップフロップ54
の出力端子から出力している。 一方、波形整形回路７では、水平フライバックパルス
入力端子３から入力される水平フライバックパルスを整
形し、インバータ70より同期制御回路６と位相比較器８
へ出力している。そして、同期制御回路６では、同期分
離回路５から出力される擬似水平同期信号Vbと波形整形
回路７の出力信号Vdとを、擬似垂直同期信号Vcに基づい
て切換え、垂直同期期間（水平同期信号欠落時）に、擬
似水平同期信号Vbの代わりに信号Vdを、NANDゲート64の
出力端子から位相比較器８に供給している。尚、この
時、NANDゲート63の出力信号Veの波形は第３図（ｅ）に
示す如くになっている。 次に、位相比較器８では、入力端子23から入力される
擬似水平同期信号Vb（垂直同期期間は信号Vd）の立ち下
がりエッジと、入力端子24から入力される信号Vdの立ち
下りエッジとが一致するように、出力端子21,22から出
力する電圧を制御している。ここで、擬似水平同期信号
Vbは、前述した同期分離回路５内の単安定マルチバイブ
レータ51において、複合同期信号Vaの立ち上がりエッジ
をトリガとして得ているが、その信号Vbのパルス幅は単
安定マルチバイブレータ51の遅延量によって決定され
る。従って、単安定マルチバイブレータ51の遅延量を変
化させると、信号Vbのパルス幅が変化して、信号Vbの立
ち下がりエッジの位相が変化するが、位相比較器８は前
述の如く、その信号Vbの立ち下がりエッジに、信号Vdの
立ち下がりエッジが一致するように働くので、信号Vdの
立ち下がりエッジの位相も変化する。 従って、単安定マルチバイブレータ51の遅延量を変化
させることにより、入力端子１からの複合同期信号Vaの
立ち上がりエッジの位相に対し、信号Vdの立ち下がりエ
ッジの位相が変化する、即ち、言い換えれば、入力端子
１から入力される水平同期信号の位相に対し、水平フラ
イバックパルスの位相が変化するので、画像の水平表示
位置を調整することができる。 次に、第４図，第５図，第６図を用いて、本発明の第
２の実施例について説明する。 第４図は、本発明の第２の実施例としての水平偏向回
路を示すブロック図である。第４図中、15は遅延回路、
16は波形合成回路である。 また、第５図は、第４図における水平発振周波数制御
回路４の一具体例を示す回路図である。第５図中、151
は単安定マルチバイブレータ、152はコンデンサ、153は
抵抗、161はリセット機能付Ｔフリップフロップであ
る。 なお、第５図に示す様に、遅延回路15は単安定マルチ
バイブレータ151,コンデンサ152,抵抗153によって構成
され、また、波形合成回路16はリセット機能付Ｔフリッ
プフロップ161によって構成されている。 また、第６図は、第４図及び第５図中の各部信号波形
を示す波形図である。第６図において、（ａ）の波形Va
は同期信号入力端子１から入力される複合同期信号波形
を、（ｂ）の波形Vbは同期分離回路５から出力される擬
似水平同期信号波形を、（ｃ）の波形Vcは同期分離回路
５から出力される擬似垂直同期信号波形を、（ｄ）の波
形Vdは波形整形回路７の出力信号波形を、（ｅ）の波形
Veは同期制御回路６内のNANDゲート63の出力信号波形
を、（ｆ）の波形Vfは同期制御回路６の出力信号波形
を、（ｇ）の波形Vgは遅延回路15の出力信号波形を、
（ｈ）の波形Vhは波形合成回路16の出力信号波形を、そ
れぞれ示している。 本実施例の特徴は、インターレース走査の場合でも、
垂直同期期間の前後における水平発振周波数の変動をな
くした点にある。 前述の第１図，第２図に示した第１の実施例では、同
期信号入力端子１から入力される複合同期信号Vaの立ち
上りエッジを利用して擬似水平同期信号Vbを形成し、信
号Vfとして位相比較器８へ入力しているが、インターレ
ース走査の場合は、１フィールドおきに、垂直同期信号
の垂直同期パルスが、水平同期信号の、水平同期パルス
と次に来るはずの水平同期パルスとの中間で立ち上がる
ため（第６図（ａ）参照）、擬次水平同期信号Vbの周期
が1/2になり（第６図（ｂ）参照）、水平発振周波数が
変動し、画像が乱れてしまう。そこで、本実施例では、
以下に述べる働きによってこの問題を解決している。 第４図において、遅延回路15では、同期信号入力端子
１から入力される複合同期信号Vaをトリガとして、1/2
水平周期よりも長く、１水平周期よりも短い遅延量を有
する遅延パルスVgが発生している。また、波形合成回路
16では、水平同期信号検出回路55から出力される擬似水
平同期信号Vbと、遅延回路15から出力される遅延パルス
Vgとを入力として、第６図（ｈ）に示すような信号V
h（擬似水平同期信号Vbの立ち上がりエッジで立ち下
り、遅延パルスVgの立ち上りエッジで立ち上がる。）を
形成し、同期制御回路６に供給している。この結果、イ
ンターレース走査の場合でも、垂直同期期間の前後にお
いて、同期制御回路６から位相比較器８に入力する信号
Vfの立ち下りエッジの周期を水平周期一致させることが
でき、水平発振周波数を安定に保つことができる。 次に、第７図を用いて本発明の第３の実施例について
説明する。 第７図は、本発明の第３の実施例における水平発振周
波数制御回路の一具体例を示す回路図である。 この第７図に示す水平発振周波数制御回路は、第５図
に示した第２の実施例の場合と比較して、抵抗171,コン
デンサ172,Ex−ORゲート173から成る極性統一回路17を
付加した点が異なる。 この極性統一回路17では、抵抗171,コンデンサ172か
ら成る極性検出回路の働きにより、同期信号入力端子１
から入力される複合同期信号の極性を検出し、Ex−ORゲ
ート173からは常に正極性の複合同期信号が出力され
る。従って、第５図に示す第２の実施例の場合には、正
極性の複合同期信号のみが入力可能であったが、第７図
に示す第３の実施例では、正極性，負極性のいずれの極
性の複合同期信号でも入力が可能となる。 以上の実施例では、同期信号入力端子１に複合同期信
号（垂直同期期間に水平同期信号が欠落するORタイプ）
が入力されるものとして説明したが、言うまでもなく、
同期信号入力端子１に単なる水平同期信号のみが入力さ
れた場合でも、各実施例とも正常に動作することは明ら
かである。 〔発明の効果〕 本発明によれば、複合同期信号（垂直同期信号入力期
間に水平同期信号が欠落するORタイプ）を入力とする
際、ディジタル位相比較器など検波感度の高い位相比較
器を用いた場合でも、常に良好な画像が得られ、また、
異った水平周波数の仕様に対しても、無調整で良好な画
像を得ることができる。
置に用いて好適な水平偏向回路に関するものである。 〔従来の技術〕 従来のテレビジョン受信機などに用いられている水平
偏向回路では、水平発振周波数を制御する水平発振周波
数制御回路（水平偏向回路の一部分を構成する回路）用
の位相比較器として、一般にアナログ乗算回路が用いら
れている。このアナログ乗算回路で構成された位相比較
器は、検波感度が低いため、水平引込範囲は中心周波数
に対して±５％程度が限度であった。 一方、コンピュータ端末等に用いられるディスプレイ
装置には、複数の水平周波数の仕様に対して、同一回路
で対応すること、即ち、多周波対応が要求されるため、
水平引込範囲は±10％以上に拡大することが求められて
いる。 これに対して、フリップフロップを組み合せたエッジ
トリガ方式のディジタル位相比較器は検波感度が高いた
め、水平引込範囲を拡大する上で有力である。しかしな
がら、このディジタル位相比較器を用いた水平発振周波
数制御回路は、水平同期信号の欠落に対して弱いという
欠点がある。このため、この様なディジタル位相比較器
を用いた水平発振周波数制御回路を、テレビジョン受信
機の水平偏向回路内で用いた場合には、電波が弱く水平
同期信号の欠落が生じる弱電界状態では映像画面が大き
く乱れてしまう。これに対し、同期信号が信号源とケー
ブルで接続されているディスプレイ装置では、上記の弱
電界状態を無視できるため、上記ディジタル位相比較器
を用いた水平発振周波数制御回路の採用が有効となる。 しかしながら、この様なディスプレイ装置において
も、水平同期信号と垂直同期信号が混在するOR（オア）
タイプの複合同期信号が入力される場合には、垂直同期
信号における垂直同期期間（即ち、垂直同期パルスの存
在する期間）、水平同期信号が欠落するため、とりわけ
画面上部の画像が乱れてしまう。 この問題を解決するための従来技術としては、例え
ば、特開昭48−90134号公報に示された回路である。こ
の回路では、水平同期信号が欠落している垂直同期信号
の垂直同期期間に、無安定マルチバイブレータを発振さ
せ、この無安定マルチバイブレータの出力信号を水平同
期信号の代わりに利用している。 〔発明が解決しようとする問題点〕 上記従来技術により、水平同期信号が欠落した垂直同
期信号の垂直同期期間でも、位相比較器の出力電圧の変
動を小さくし、画像乱れを防止することが可能と考えら
れる。 しかしながら、上記従来技術では、水平同期と前記無
安定マルチバイブレータの出力信号の同期とが若干異な
るため、前記ディジタル位相比較器などのように検波感
度の高い位相比較器を用いた際には、水平同期信号と前
記無安定マルチバイブレータの出力信号との切り換わり
直後（即ち、垂直同期期間の開始直後と終了直後）に、
この位相比較器の出力電圧が変動し、特に垂直同期期間
終了直後の変動は映像表示期間まで及ぶため、画面上部
において画像に乱れてしまうという問題があった。ま
た、上記無安定マルチバイブレータの発振周波数はほぼ
一定であるので、該無安定マルチバイブレータを用いる
際は、その値を予め或る水平周波数に設定しておくわけ
であるが、最初に設定したその水平周波数と異る仕様の
水平同期信号が入力された場合には、やはり画像乱れが
生じてしまうという問題があった。 この様な画像の乱れを補正するためには、無安定マル
チバイブレータに発振周波数の調整機能を持たせれば良
いが、その調整のための調整時間増加による生産性の低
下や、調整ばらつきによる性能劣化は避けられない。 そこで、本発明の目的は、上記した従来技術の問題点
を解決し、複合同期信号（垂直同期信号における垂直同
期期間に水平同期信号が欠落するORタイプ）を入力とす
る際、ディジタル位相比較器などの検波感度の高い位相
比較器を用いた場合でも、常に良好な画像が得られ、ま
た、異った水平周波数の仕様に対しても、無調整で良好
な画像を得ることが可能な、多周波対応のコンピュータ
端末用CRTディスプレイ装置の水平偏向回路を提供する
ことにある。 〔問題点を解決するための手段〕 上記した目的を達成するために、本発明では、水平発
振周波数制御回路と、該制御回路から出力される制御出
力に応じてその発振周波数が制御される水平発振回路
と、該発振回路からの発振出力を増幅し波形整形する水
平偏向ドライブ回路と、該ドライブ回路からの出力信号
を入力して、水平偏向コイルに水平偏向電流を流すと共
に、フライバックトランスに供給するための水平フライ
バックパルスを出力する水平偏向出力回路と、を具備
し、かつ 前記水平発振周波数制御回路における位相比較器とし
て、エッジトリガ方式のディジタル位相比較器を用いた
ことにより、水平発振周波数の引込み範囲を中心周波数
の±10％を超える範囲に設定可能にした多周波対応のコ
ンピュータ端末用CRTディスプレイ装置の水平偏向回路
において、 前記エッジトリガ方式のディジタル位相比較器へ入力
する第１の入力信号として、垂直同期信号入力期間は前
記水平フライバックパルスと同位相の信号を作成してそ
の立ち下がりエッジを用い、それ以外の期間は、水平同
期信号のフロントエッジから形成された擬似水平同期信
号の立ち下がりエッジを用い、前記エッジトリガ方式の
ディジタル位相比較器へ入力する第２の入力信号とし
て、前記水平フライバックパルスと同位相の信号を作成
してその立ち下がりエッジを用い、前記ディジタル位相
比較器の出力を前記水平発振周波数制御回路の出力とし
て、前記両エッジの位相が一致するように前記水平発振
回路を制御するようにした。 また前記水平発振周波数制御回路内に、入力する水平
同期信号のフロントエッジをトリガとして1/2水平周期
よりも長く１水平周期よりも短い遅延量を有する遅延パ
ルスを発生する遅延回路と、入力する水平同期信号のフ
ロントエッジから形成された擬似水平同期信号と前記遅
延パルスとを入力として、前記擬似水平同期信号の立ち
上がりエッジで立ち下り、前記遅延パルスの立ち上がり
エッジで立ち上がる合成波形パルスを出力する波形合成
回路と、を備え、 前記エッジトリガ方式のディジタル位相比較器へ入力
する第１の入力信号として、垂直同期信号入力期間は前
記水平フライバックパルスと同位相の信号を作成してそ
の立ち下がりエッジを用い、それ以外の期間は、前記合
成波形パルスの立ち下がりエッジを用い、前記エッジト
リガ方式のディジタル位相比較器へ入力する第２の入力
信号として、前記水平フライバックパルスと同位相の信
号を作成してその立ち下がりエッジを用い、前記ディジ
タル位相比較器の出力を前記水平発振周波数制御回路の
出力として、前記両エッジの位相が一致するように前記
水平発振回路を制御するようにした。 〔作用〕 本発明の水平偏向回路では、前記水平発振周波数制御
回路において、前記同期分離回路に、垂直同期期間に水
平同期信号が欠落するORタイプの複合同期信号が入力さ
れた際、前記同期制御回路の働きにより、垂直同期期間
では水平同期信号の代わりに、水平フライバックパルス
を前記波形整形回路により波形整形して得られた信号
が、前記位相比較器に入力される。この結果、該位相比
較器として、検波感度の高い位相比較器（例えば、フリ
ップフロップを利用したエッジトリガ方式のディジタル
位相比較器）を用い、水平引込範囲を拡大した場合にお
いて、垂直同期期間における水平同期信号欠落による画
像乱れを防止することができる。 また、本発明によれば、垂直同期期間において水平同
期信号の代わりに位相比較器に入力される信号（水平フ
ライバックパルスを波形整形して得られた信号）の周期
は、水平同期信号の周期と一致している。従って、異っ
た水平周波数の仕様に対しても無調整で対応できる。 また前記水平発振周波数制御回路内に、前記遅延回路
と、前記波形合成回路と、を備えた場合には、表示すべ
き映像信号がインターレース走査方式を採る映像信号で
ある場合でも、垂直同期期間の前後における水平発振周
波数の変動をなくすことができ、そのことに起因する画
像の乱れを防止できる。 本発明の水平偏向回路では、前記水平発振周波数制御
回路において、前記同期分離回路に、垂直同期期間に水
平同期信号が欠落するORタイプの複合同期信号が入力さ
れた際、前記同期制御回路の働きにより、垂直同期期間
では水平同期信号の代わりに、水平フライバックパルス
を前記波形整形回路により波形整形して得られた信号
が、前記位相比較器に入力される。この結果、該位相比
較器として、検波感度の高い位相比較器（例えば、フリ
ップフロップを利用したエッジトリガ方式のディジタル
位相比較器）を用い、水平引込範囲を拡大した場合で
も、垂直同期期間における水平同期信号欠落による画像
乱れを防止することができる。 また、本発明によれば、垂直同期期間において水平同
期信号の代わりに位相比較器に入力される信号（水平フ
ライバックパルスを波形整形して得られた信号）の周期
は、水平同期信号の同期と一致している。従って、異っ
た水平周波数の仕様に対しても無調整で対応できる。 〔実施例〕 以下、本発明の実施例を図を用いて説明する。なお、
各図共、同じ働きをするものには、同じ番号を付けて表
わす。 第１図は、本発明の第１の実施例としての水平偏向回
路を示すブロック図である。 第１図中、１は同期信号入力端子、３は水平フライバ
ックパルス入力端子、４は水平発振周波数制御回路、５
は同期分離回路、６は同期制御回路、７は波形整形回
路、８は位相比較器、９はチャージポンプ、10はローパ
スフィルタ（LPF）、11は電圧制御発振器（VCO）、12は
水平偏向ドライブ回路、13は水平偏向出力回路、14は水
平偏向コイル（DY）、21,22はそれぞれ位相比較器８の
出力端子、55は水平同期信号検出回路、56は垂直同期信
号検出回路、である。 また、第２図は、第１図における水平発振周波数制御
回路４の一具体例を示す回路図である。第２図中、51は
単安定マルチバイブレータ、54はＤフリップフロップ、
61,63,64,81,82,83,84,85,86,87,88,89はそれぞれNAND
ゲート、62,70はそれぞれインバータ、72,73,79はそれ
ぞれトランジスタ、52,71,74,75,76,77はそれぞれ抵
抗、53はコンデンサ、78は定電流回路である。 なお、第２図に示す様に、同期分離回路５は単安定マ
ルチバイブレータ51,抵抗52,コンデンサ53より成る水平
同期信号検出回路55と、Ｄフリップフロップ54より成る
垂直同期信号検出回路56とによって構成され、同期制御
回路６はNANDゲート61,63,64とインバータ62とによって
構成され、波形整形回路７はトランジスタ72,73,79と抵
抗71,74,75,76,77と定電流回路78とインバータ70とによ
って構成され、位相比較器８はNANDゲート81,82,83,84,
85,86,87,88,89によって構成されている。 また、第３図は、第１図及び第２図中の各部信号波形
を示す波形図である。第３図において、（ａ）の波形Va
は同期信号入力端子１から入力される複合同期信号波形
を、（ｂ）の波形Vbは同期分離回路５から出力される擬
似水平同期信号波形を、（ｃ）の波形Vcは同期分離回路
５から出力される擬似垂直同期信号波形を、（ｄ）の波
形Vdは波形整形回路７の出力信号波形を、（ｅ）の波形
Veは同期制御回路６内のNANDゲート63の出力信号波形
を、（ｆ）の波形Vfは同期制御回路６の出力信号波形
を、それぞれ示している。 では、本実施例の動作について、先ず、第１図及び第
３図を用いて説明する。 第１図中の水平発振周波数制御回路４では、同期信号
入力端子１から、垂直同期信号における垂直同期期間に
水平同期信号が欠落するORタイプの複合同期信号Va（第
３図（ａ））を入力し、該信号より得られる水平同期信
号と、水平偏向出力回路13で発生する水平フライバック
パルスとの位相比較を位相比較器８において行い、そし
て、その比較結果を位相比較器８の出力端子21,22から
出力する。 次に、チャージポンプ９は、入力される位相比較器８
からの出力に応じて、ローパスフィルタ10内のコンデン
サ（図示せず）に充電，放電を行うことにより、ローパ
スフィルタ10の出力として、前述の位相比較結果に対応
した直流電圧を得る。 次に、電圧制御発振器11は、ローパスフィルタ10から
の直流電圧によって、その発振周波数が制御され、その
発振出力を水平偏向ドライブ回路12に出力している。水
平偏向ドライブ回路12では入力された信号を増幅すると
共に、波形整形して出力する。 次に、水平偏向出力回路13では、入力された信号によ
って水平偏向コイル14内に水平偏向電流を流すと共に、
後段のフライバックトランス（図示せず）に水平フライ
バックパルスを供給する。そして、この水平フライバッ
クパルスは前述の如く、水平発振周波数制御回路４に入
力される。 このようにして、AFC（自動周波数制御）ループを形
成して、電圧制御発振器11における水平発振周波数と水
平同期信号の周波数とが常に一致するように、制御を行
っている。 この第１図に示す水平偏向回路において、水平引込範
囲を広げるためには、位相比較器８のゲインである検波
感度を上げればよい（例えば、第２図に示すエッジトリ
ガ方式のディジタル位相比較器８を用いる。）。しかし
ながら、このように検波感度の高い位相比較器を用いた
場合には、前述した如く、垂直同期期間において水平同
期信号が欠落した際、位相比較器８の出力電圧が大きく
変動してしまう。 そこで、本実施例では、まず、同期信号入力端子１よ
り入力された複合同期信号Vaを、同期分離回路５に入力
し、水平同期信号と垂直同期信号とに分離した後、擬似
水平同期信号Vb（第３図（ｂ））と擬似垂直同期信号Vc
（第３図（ｃ））として同期制御回路６に入力する。次
に、水平偏向出力回路13より入力される水平フライバッ
クパルスを波形整形回路７により波形整形した後、出力
信号Vd（第３図（ｄ））として位相比較器８の一方の入
力と同期制御回路６とにそれぞれ供給する。そして、同
期制御回路６では、入力された擬似垂直同期信号Vc（第
３図（ｃ））により、垂直同期期間以外の期間では、同
期分離回路５からの擬似水平同期信号Vb（第３図
（ｂ））を、垂直同期期間（水平同期信号欠落時）で
は、波形整形回路７からの信号Vd（第３図（ｄ））を、
それぞれ出力信号Vf（第３図（ｆ））として切り換えて
出力し、位相比較器８のもう一方の入力に供給してい
る。 この結果、位相比較器８では、垂直同期期間以外の期
間は、水平同期信号（即ち、擬似水平同期信号Vb）と水
平フライバックパルス（即ち、波形整形回路７の出力信
号Vd）との位相比較が行われるが、水平同期信号の欠落
する垂直同期期間は、水平フライバックパルス（即ち、
波形整形回路７からの出力信号Vd）同士の位相比較が行
われる。 こうすることによって、垂直同期期間の水平同期信号
欠落に伴う位相比較器８の出力信号の変動を防止し、画
像の乱れをなくすことができる。 また、水平同期信号（即ち、擬似水平同期信号Vb）と
水平フライバックパルス（即ち、波形整形回路７からの
出力信号Vd）とはその同期が等しいため、同期制御回路
６において、信号Vbと信号Vdとが切り換った直後（即
ち、垂直同期期間の開始直後及び終了直後）も、信号Vf
としては第３図（ｆ）に示す様に、同期が変わることが
なく、位相比較器８からの出力電圧は安定となり、画面
上部における画像の乱れも起らない。 また、水平フライバックパルスの周波数は、当然の事
ながら、水平同期信号の周波数に伴って変化するため、
異った水平周波数の仕様に対しても、無調整で良好な画
像を得ることができる。 では、第１図の水平発振周波数制御回路４の具体的な
構成について第２図を用いて説明する。 第２図において、同期分離回路５では、複合同期信号
Vaのフロントエッジをトリガとして得られる擬似水平同
期信号Vbを単安定マルチバイブレータ51のＱ出力端子か
ら出力し、擬似垂直同期信号VcをＤフリップフロップ54
の出力端子から出力している。 一方、波形整形回路７では、水平フライバックパルス
入力端子３から入力される水平フライバックパルスを整
形し、インバータ70より同期制御回路６と位相比較器８
へ出力している。そして、同期制御回路６では、同期分
離回路５から出力される擬似水平同期信号Vbと波形整形
回路７の出力信号Vdとを、擬似垂直同期信号Vcに基づい
て切換え、垂直同期期間（水平同期信号欠落時）に、擬
似水平同期信号Vbの代わりに信号Vdを、NANDゲート64の
出力端子から位相比較器８に供給している。尚、この
時、NANDゲート63の出力信号Veの波形は第３図（ｅ）に
示す如くになっている。 次に、位相比較器８では、入力端子23から入力される
擬似水平同期信号Vb（垂直同期期間は信号Vd）の立ち下
がりエッジと、入力端子24から入力される信号Vdの立ち
下りエッジとが一致するように、出力端子21,22から出
力する電圧を制御している。ここで、擬似水平同期信号
Vbは、前述した同期分離回路５内の単安定マルチバイブ
レータ51において、複合同期信号Vaの立ち上がりエッジ
をトリガとして得ているが、その信号Vbのパルス幅は単
安定マルチバイブレータ51の遅延量によって決定され
る。従って、単安定マルチバイブレータ51の遅延量を変
化させると、信号Vbのパルス幅が変化して、信号Vbの立
ち下がりエッジの位相が変化するが、位相比較器８は前
述の如く、その信号Vbの立ち下がりエッジに、信号Vdの
立ち下がりエッジが一致するように働くので、信号Vdの
立ち下がりエッジの位相も変化する。 従って、単安定マルチバイブレータ51の遅延量を変化
させることにより、入力端子１からの複合同期信号Vaの
立ち上がりエッジの位相に対し、信号Vdの立ち下がりエ
ッジの位相が変化する、即ち、言い換えれば、入力端子
１から入力される水平同期信号の位相に対し、水平フラ
イバックパルスの位相が変化するので、画像の水平表示
位置を調整することができる。 次に、第４図，第５図，第６図を用いて、本発明の第
２の実施例について説明する。 第４図は、本発明の第２の実施例としての水平偏向回
路を示すブロック図である。第４図中、15は遅延回路、
16は波形合成回路である。 また、第５図は、第４図における水平発振周波数制御
回路４の一具体例を示す回路図である。第５図中、151
は単安定マルチバイブレータ、152はコンデンサ、153は
抵抗、161はリセット機能付Ｔフリップフロップであ
る。 なお、第５図に示す様に、遅延回路15は単安定マルチ
バイブレータ151,コンデンサ152,抵抗153によって構成
され、また、波形合成回路16はリセット機能付Ｔフリッ
プフロップ161によって構成されている。 また、第６図は、第４図及び第５図中の各部信号波形
を示す波形図である。第６図において、（ａ）の波形Va
は同期信号入力端子１から入力される複合同期信号波形
を、（ｂ）の波形Vbは同期分離回路５から出力される擬
似水平同期信号波形を、（ｃ）の波形Vcは同期分離回路
５から出力される擬似垂直同期信号波形を、（ｄ）の波
形Vdは波形整形回路７の出力信号波形を、（ｅ）の波形
Veは同期制御回路６内のNANDゲート63の出力信号波形
を、（ｆ）の波形Vfは同期制御回路６の出力信号波形
を、（ｇ）の波形Vgは遅延回路15の出力信号波形を、
（ｈ）の波形Vhは波形合成回路16の出力信号波形を、そ
れぞれ示している。 本実施例の特徴は、インターレース走査の場合でも、
垂直同期期間の前後における水平発振周波数の変動をな
くした点にある。 前述の第１図，第２図に示した第１の実施例では、同
期信号入力端子１から入力される複合同期信号Vaの立ち
上りエッジを利用して擬似水平同期信号Vbを形成し、信
号Vfとして位相比較器８へ入力しているが、インターレ
ース走査の場合は、１フィールドおきに、垂直同期信号
の垂直同期パルスが、水平同期信号の、水平同期パルス
と次に来るはずの水平同期パルスとの中間で立ち上がる
ため（第６図（ａ）参照）、擬次水平同期信号Vbの周期
が1/2になり（第６図（ｂ）参照）、水平発振周波数が
変動し、画像が乱れてしまう。そこで、本実施例では、
以下に述べる働きによってこの問題を解決している。 第４図において、遅延回路15では、同期信号入力端子
１から入力される複合同期信号Vaをトリガとして、1/2
水平周期よりも長く、１水平周期よりも短い遅延量を有
する遅延パルスVgが発生している。また、波形合成回路
16では、水平同期信号検出回路55から出力される擬似水
平同期信号Vbと、遅延回路15から出力される遅延パルス
Vgとを入力として、第６図（ｈ）に示すような信号V
h（擬似水平同期信号Vbの立ち上がりエッジで立ち下
り、遅延パルスVgの立ち上りエッジで立ち上がる。）を
形成し、同期制御回路６に供給している。この結果、イ
ンターレース走査の場合でも、垂直同期期間の前後にお
いて、同期制御回路６から位相比較器８に入力する信号
Vfの立ち下りエッジの周期を水平周期一致させることが
でき、水平発振周波数を安定に保つことができる。 次に、第７図を用いて本発明の第３の実施例について
説明する。 第７図は、本発明の第３の実施例における水平発振周
波数制御回路の一具体例を示す回路図である。 この第７図に示す水平発振周波数制御回路は、第５図
に示した第２の実施例の場合と比較して、抵抗171,コン
デンサ172,Ex−ORゲート173から成る極性統一回路17を
付加した点が異なる。 この極性統一回路17では、抵抗171,コンデンサ172か
ら成る極性検出回路の働きにより、同期信号入力端子１
から入力される複合同期信号の極性を検出し、Ex−ORゲ
ート173からは常に正極性の複合同期信号が出力され
る。従って、第５図に示す第２の実施例の場合には、正
極性の複合同期信号のみが入力可能であったが、第７図
に示す第３の実施例では、正極性，負極性のいずれの極
性の複合同期信号でも入力が可能となる。 以上の実施例では、同期信号入力端子１に複合同期信
号（垂直同期期間に水平同期信号が欠落するORタイプ）
が入力されるものとして説明したが、言うまでもなく、
同期信号入力端子１に単なる水平同期信号のみが入力さ
れた場合でも、各実施例とも正常に動作することは明ら
かである。 〔発明の効果〕 本発明によれば、複合同期信号（垂直同期信号入力期
間に水平同期信号が欠落するORタイプ）を入力とする
際、ディジタル位相比較器など検波感度の高い位相比較
器を用いた場合でも、常に良好な画像が得られ、また、
異った水平周波数の仕様に対しても、無調整で良好な画
像を得ることができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例としての水平偏向回路を
示すブロック図、第２図は第１図における水平発振周波
数制御回路の一具体例を示す回路図、第３図は本発明の
第１の実施例における各部信号波形を示す波形図、第４
図は本発明の第２の実施例としての水平偏光回路を示す
ブロック図、第５図は第４図における水平発振周波数制
御回路の一具体例を示す回路図、第６図は本発明の第２
の実施例における各部信号波形を示す波形図、第７図は
本発明の第３の実施例における水平発振周波数制御回路
の一具体例を示す回路図である。 符号の説明 ４……水平発振周波数制御回路、５……同期分離回路、
６……同期制御回路、７……波形整形回路、８……位相
比較器、15……遅延回路、16……波形合成回路、17……
極性統一回路
示すブロック図、第２図は第１図における水平発振周波
数制御回路の一具体例を示す回路図、第３図は本発明の
第１の実施例における各部信号波形を示す波形図、第４
図は本発明の第２の実施例としての水平偏光回路を示す
ブロック図、第５図は第４図における水平発振周波数制
御回路の一具体例を示す回路図、第６図は本発明の第２
の実施例における各部信号波形を示す波形図、第７図は
本発明の第３の実施例における水平発振周波数制御回路
の一具体例を示す回路図である。 符号の説明 ４……水平発振周波数制御回路、５……同期分離回路、
６……同期制御回路、７……波形整形回路、８……位相
比較器、15……遅延回路、16……波形合成回路、17……
極性統一回路
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フロントページの続き
(56)参考文献 特開 昭60−146577（ＪＰ，Ａ)
特開 昭55−14594（ＪＰ，Ａ)
特開 昭59−221077（ＪＰ，Ａ)
特開 昭61−87475（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．水平発振周波数制御回路と、該制御回路から出力さ
れる制御出力に応じてその発振周波数が制御される水平
発振回路と、該発振回路からの発振出力を増幅し波形整
形する水平偏向ドライブ回路と、該ドライブ回路からの
出力信号を入力して、水平偏向コイルに水平偏向電流を
流すと共に、フライバックトランスに供給するための水
平フライバックパルスを出力する水平偏向出力回路と、
を具備し、かつ 前記水平発振周波数制御回路における位相比較器とし
て、エッジトリガ方式のディジタル位相比較器を用いた
ことにより、水平発振周波数の引込み範囲を中心周波数
の±10％を超える範囲に設定可能にした多周波対応のコ
ンピュータ端末用CRTディスプレイ装置の水平偏向回路
において、 前記エッジトリガ方式のディジタル位相比較器へ入力す
る第１の入力信号として、垂直同期信号入力期間は前記
水平フライバックパルスと同位相の信号を作成してその
立ち下がりエッジを用い、それ以外の期間は、水平同期
信号のフロントエッジから形成された擬似水平同期信号
の立ち下がりエッジを用い、前記エッジトリガ方式のデ
ィジタル位相比較器へ入力する第２の入力信号として、
前記水平フライバックパルスと同位相の信号を作成して
その立ち下がりエッジを用い、前記ディジタル位相比較
器の出力を前記水平発振周波数制御回路の出力として、
前記両エッジの位相が一致するように前記水平発振回路
を制御することを特徴とする水平偏向回路。 ２．水平発振周波数制御回路と、該制御回路から出力さ
れる制御出力に応じてその発振周波数が制御される水平
発振回路と、該発振回路からの発振出力を増幅し波形整
形する水平偏向ドライブ回路と、該ドライブ回路からの
出力信号を入力して、水平偏向コイルに水平偏向電流を
流すと共に、フライバックトランスに供給するための水
平フライバックパルスを出力する水平偏向出力回路と、
を具備し、かつ 前記水平発振周波数制御回路における位相比較器とし
て、エッジトリガ方式のディジタル位相比較器を用いた
ことにより、水平発振周波数の引込み範囲を中心周波数
の±10％を超える範囲に設定可能にした多周波対応のコ
ンピュータ端末用CRTディスプレイ装置の水平偏向回路
において、 入力する水平同期信号のフロントエッジをトリガとして
1/2水平周期よりも長く１水平周期よりも短い遅延量を
有する遅延パルスを発生する遅延回路と、入力する水平
同期信号のフロントエッジから形成された擬似水平同期
信号と前記遅延パルスとを入力として、前記擬似水平同
期信号の立ち上がりエッジで立ち下り、前記遅延パルス
の立ち上がりエッジで立ち上がる合成波形パルスを出力
する波形合成回路と、を前記水平発振周波数制御回路を
備え、 前記エッジトリガ方式のディジタル位相比較器へ入力す
る第１の入力信号として、垂直同期信号入力期間は前記
水平フライバックパルスと同位相の信号を作成してその
立ち下がりエッジを用い、それ以外の期間は、前記合成
波形パルスの立ち下がりエッジを用い、前記エッジトリ
ガ方式のディジタル位相比較器へ入力する第２の入力信
号として、前記水平フライバックパルスと同位相の信号
を作成してその立ち下がりエッジを用い、前記ディジタ
ル位相比較器の出力を前記水平発振周波数制御回路の出
力として、前記両エッジの位相が一致するように前記水
平発振回路を制御することを特徴とする水平偏向回路。 ３．特許請求の範囲第１項又は第２項記載の水平偏向回
路において、前記水平発振周波数制御回路へ入力すべき
同期信号の極性を検出し、検出した極性にかかわらず、
一定の極性に統一された同期信号として前記水平発振周
波数制御回路へ入力する極性統一回路を備えたことを特
徴とする水平偏向回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125856A JP2794693B2 (ja) | 1987-05-25 | 1987-05-25 | 水平偏向回路 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP62125856A JP2794693B2 (ja) | 1987-05-25 | 1987-05-25 | 水平偏向回路 |
Publications (2)
| Publication Number | Publication Date |
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| JPS63292775A JPS63292775A (ja) | 1988-11-30 |
| JP2794693B2 true JP2794693B2 (ja) | 1998-09-10 |
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ID=14920634
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|---|---|---|---|
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4432755A1 (de) * | 1994-04-04 | 1995-10-05 | Hitachi Ltd | Einstellbare Bildröhren-Anzeigevorrichtung und phasensynchrone Schaltung zur Verwendung in einer Anzeigevorrichtung |
| JP3123358B2 (ja) * | 1994-09-02 | 2001-01-09 | 株式会社日立製作所 | ディスプレイ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514594A (en) * | 1978-07-18 | 1980-02-01 | Sanyo Electric Co Ltd | Read-in pulse generation circuit for reproduced output |
| JPS60146577A (ja) * | 1984-01-11 | 1985-08-02 | Matsushita Electric Ind Co Ltd | 水平偏向位相制御回路 |
-
1987
- 1987-05-25 JP JP62125856A patent/JP2794693B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63292775A (ja) | 1988-11-30 |
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