JP2645039B2 - 位相同期ループ回路 - Google Patents
位相同期ループ回路Info
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- JP2645039B2 JP2645039B2 JP62295672A JP29567287A JP2645039B2 JP 2645039 B2 JP2645039 B2 JP 2645039B2 JP 62295672 A JP62295672 A JP 62295672A JP 29567287 A JP29567287 A JP 29567287A JP 2645039 B2 JP2645039 B2 JP 2645039B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば、テレビジョン受像機に於いて、
ｎ（ｎは２以上の正の整数）次のノンインターレース走
査を行なう場合のビデオ信号のサンプリングクロック及
びメモリからの読出しクロックを生成するための位相同
期ループ回路（以下、PLL回路と記す）に関する。
ｎ（ｎは２以上の正の整数）次のノンインターレース走
査を行なう場合のビデオ信号のサンプリングクロック及
びメモリからの読出しクロックを生成するための位相同
期ループ回路（以下、PLL回路と記す）に関する。
（従来の技術） 近年、テレビジョン受像機に於いては、ビデオ信号の
デジタル処理化が進んでいる。このデジタル処理に於い
ては、アナログの映像信号はサンプリングによってデジ
タル信号化された後、メモリに書き込まれる。そして、
画像表示時、このメモリから画像走査に同期して読み出
され、画像表示装置に供給される。
デジタル処理化が進んでいる。このデジタル処理に於い
ては、アナログの映像信号はサンプリングによってデジ
タル信号化された後、メモリに書き込まれる。そして、
画像表示時、このメモリから画像走査に同期して読み出
され、画像表示装置に供給される。
ところで、画像走査として２次のノンインターレース
走査を行なう場合、映像信号に同期し、しかも、この映
像信号のサンプリング周波数の２倍の周波数を有する読
出しクロックが必要である。
走査を行なう場合、映像信号に同期し、しかも、この映
像信号のサンプリング周波数の２倍の周波数を有する読
出しクロックが必要である。
第３図に、上記サンプリングクロック及び読み出しク
ロックを生成するための従来の回路を示す。図示の回路
は、映像信号から分離された水平同期信号に同期して電
圧制御発振回路（以下、VCOと記す）の発振周波数を制
御するPLL回路となっている。
ロックを生成するための従来の回路を示す。図示の回路
は、映像信号から分離された水平同期信号に同期して電
圧制御発振回路（以下、VCOと記す）の発振周波数を制
御するPLL回路となっている。
では、第３図の構成及び動作を第４図の信号波形図を
参照しながら説明する。
参照しながら説明する。
入力端子11から入力された映像信号Ｖ（第４図（ａ）
参照）は、水平同期分離回路12に供給され、水平同期信
号HDの分離がなされる。この分離出力（第４図（ｂ）参
照）は、位相比較回路13に供給され、後述する分周回路
17から出力される水平周期の基準信号Href（第４図
（ｃ）参照）と位相比較される。この第４図（ｃ）の信
号Hrefに対し、第４図（ｂ）の水平同期信号HDのＬ（ロ
ー）レベル期間に充電電流を出力し、HrefがＨ（ハイ）
レベル期間に電荷を放電させることをもって位相比較し
ている。なお、水平同期信号HDのＬ（ロー）レベル期間
は、水平同期期間である。
参照）は、水平同期分離回路12に供給され、水平同期信
号HDの分離がなされる。この分離出力（第４図（ｂ）参
照）は、位相比較回路13に供給され、後述する分周回路
17から出力される水平周期の基準信号Href（第４図
（ｃ）参照）と位相比較される。この第４図（ｃ）の信
号Hrefに対し、第４図（ｂ）の水平同期信号HDのＬ（ロ
ー）レベル期間に充電電流を出力し、HrefがＨ（ハイ）
レベル期間に電荷を放電させることをもって位相比較し
ている。なお、水平同期信号HDのＬ（ロー）レベル期間
は、水平同期期間である。
この位相比較出力S1（第４図（ｂ）参照）は電流信号
であり、これをループフィルタ14に通すことにより第４
図（ｅ）に示すような電圧信号S2に変換される。この変
換出力によってVCO15の発振周波数が制御され、出力端
子16に上記水平同期信号HDに同期したクロックS3（第４
図（ｆ）参照）が得られる。VCO15の発振出力はさらに
上記分周回路17によって分周され、上記基準信号Hrefと
される。この基準信号Hrefは上述の如く、位相比較回路
13に供給されるとともに、出力端子18に導かれる。
であり、これをループフィルタ14に通すことにより第４
図（ｅ）に示すような電圧信号S2に変換される。この変
換出力によってVCO15の発振周波数が制御され、出力端
子16に上記水平同期信号HDに同期したクロックS3（第４
図（ｆ）参照）が得られる。VCO15の発振出力はさらに
上記分周回路17によって分周され、上記基準信号Hrefと
される。この基準信号Hrefは上述の如く、位相比較回路
13に供給されるとともに、出力端子18に導かれる。
上記構造に於いて、VCO15から出力されるクロックS3
をメモリの読出しクロックとすると、このクロックの２
分周出力がサンプリングクロックS4（第４図（ｇ）参
照）として使われる。
をメモリの読出しクロックとすると、このクロックの２
分周出力がサンプリングクロックS4（第４図（ｇ）参
照）として使われる。
従来の回路は上述したような構成および動作を有する
ものであるが、この構成の場合、次のような問題があ
る。
ものであるが、この構成の場合、次のような問題があ
る。
すなわち、ループフィルタ14の出力電圧S2は、第４図
（ｅ）に示すように、水平同期期間Ｔ、三角波的に変化
する。これにより、VCO15の発振周波数も第４図（ｆ）
に示すように、三角形の頂点を中心に増加から減少へと
変化する。したがって、このVCO15の出力クロックS3を
使ってメモリから映像信号Ｖを読み出すことにより、２
次のノンインターレース走査を行なう場合、１ラインご
とに絵柄がずれるという現象が生ずる。これは、１水平
走査期間THの前のラインの読出しには、第４図（ｈ）に
示す１水平走査期間THの前半Tfの発振クロックS3が使わ
れ、後のラインの読出しには、第４図（ｉ）に示す後半
Tbの発振クロックS3が使われるためである。すなわち、
この前半Tfと後半Tbで発振クロックS3を比較すると、前
半Tfでは上述した位相比較処理により、最初の部分に於
いて、徐々に周波数が減少するのに対し、後半Tbではこ
のような周波数変化はみられない。その結果、第４図
（ｈ），（ｉ）の比較から明らかなように、本来、前の
ラインと後のラインで同じタイミングで出力されるべき
クロックが１クロック分ずれて出力される。第４図
（ｈ），（ｉ）には、前のラインの３番目以降のクロッ
クS3が後のラインのクロックS3より１クロック分早く出
力される状態を示す。
（ｅ）に示すように、水平同期期間Ｔ、三角波的に変化
する。これにより、VCO15の発振周波数も第４図（ｆ）
に示すように、三角形の頂点を中心に増加から減少へと
変化する。したがって、このVCO15の出力クロックS3を
使ってメモリから映像信号Ｖを読み出すことにより、２
次のノンインターレース走査を行なう場合、１ラインご
とに絵柄がずれるという現象が生ずる。これは、１水平
走査期間THの前のラインの読出しには、第４図（ｈ）に
示す１水平走査期間THの前半Tfの発振クロックS3が使わ
れ、後のラインの読出しには、第４図（ｉ）に示す後半
Tbの発振クロックS3が使われるためである。すなわち、
この前半Tfと後半Tbで発振クロックS3を比較すると、前
半Tfでは上述した位相比較処理により、最初の部分に於
いて、徐々に周波数が減少するのに対し、後半Tbではこ
のような周波数変化はみられない。その結果、第４図
（ｈ），（ｉ）の比較から明らかなように、本来、前の
ラインと後のラインで同じタイミングで出力されるべき
クロックが１クロック分ずれて出力される。第４図
（ｈ），（ｉ）には、前のラインの３番目以降のクロッ
クS3が後のラインのクロックS3より１クロック分早く出
力される状態を示す。
このように前のラインと後のラインで読出しクロック
の発生タイミングが１クロック分ずれることにより、画
面上では、絵柄の水平位置が前のラインと後のラインで
絵柄の水平位置が１画素分ずれ、例えば、縦線画像は滑
らかな線画像ではなく、ぎざぎざな線画像となってしま
う。
の発生タイミングが１クロック分ずれることにより、画
面上では、絵柄の水平位置が前のラインと後のラインで
絵柄の水平位置が１画素分ずれ、例えば、縦線画像は滑
らかな線画像ではなく、ぎざぎざな線画像となってしま
う。
（発明が解決しようとする問題点） 以上述べたように２次のノンインターレース走査用の
読出しクロックを得るための従来のPLL回路に於いて
は、水平同期期間の周波数変動によって各水平走査期間
の前半と後半で読出しクロックの位相がずれるため、各
水平走査期間の前ラインと後のラインで画像の水平位置
がずれてしまうという問題があった。
読出しクロックを得るための従来のPLL回路に於いて
は、水平同期期間の周波数変動によって各水平走査期間
の前半と後半で読出しクロックの位相がずれるため、各
水平走査期間の前ラインと後のラインで画像の水平位置
がずれてしまうという問題があった。
そこで、この発明は、水平同期期間の発振周波数の変
動を無くし、ライン間での画像ずれを防止することがで
きるPLL回路を提供することを目的とする。
動を無くし、ライン間での画像ずれを防止することがで
きるPLL回路を提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するためにこの発明は、映像信号から
分離された水平同期信号と所定の基準信号とを、位相の
進み・遅れに応じた信号をもって位相比較し、その位相
比較の期間は映像信号の水平同期期間に相当し、全期間
に対して比較動作が間欠的になる位相比較手段と、この
位相比較手段の位相比較結果に応じた出力電圧を発生す
る時定数回路と、この時定数回路の後段に設けられ、位
相比較結果が映像信号の水平同期期間に相当する場合
に、オフ状態に設定され、水平同期期間以外の期間に相
当する場合に、オン状態に設定され、時定数回路の出力
を導出するスイッチ手段と、このスイッチ手段により導
出された時定数回路の出力を保持する出力保持手段と、
スイッチ手段により導出された時定数回路の出力電圧に
よって発振周波数が制御される電圧制御発振手段と、こ
の電圧制御発振手段の発振出力を分周して基準信号を出
力する分周手段とを具備し、 電圧制御発振手段の発振周波数は、位相比較手段の位
相比較結果が水平同期期間に相当する場合に、出力保持
手段にて保持された出力により制御され、水平同期期間
以外の期間に相当する場合に、スイッチ手段にて導出さ
れた時定数回路の出力により制御され、 ｎ（ｎは２以上の正の整数）次のノンインターレース
走査時、電圧制御発振手段の発振出力のｎ分周出力が、
映像信号をサンプリングしてメモリに書込む際のサンプ
リングクロックとして使われ、発振出力がメモリから映
像信号を読み出すための読出しクロックとして使われる
ことを特徴としたものである。
分離された水平同期信号と所定の基準信号とを、位相の
進み・遅れに応じた信号をもって位相比較し、その位相
比較の期間は映像信号の水平同期期間に相当し、全期間
に対して比較動作が間欠的になる位相比較手段と、この
位相比較手段の位相比較結果に応じた出力電圧を発生す
る時定数回路と、この時定数回路の後段に設けられ、位
相比較結果が映像信号の水平同期期間に相当する場合
に、オフ状態に設定され、水平同期期間以外の期間に相
当する場合に、オン状態に設定され、時定数回路の出力
を導出するスイッチ手段と、このスイッチ手段により導
出された時定数回路の出力を保持する出力保持手段と、
スイッチ手段により導出された時定数回路の出力電圧に
よって発振周波数が制御される電圧制御発振手段と、こ
の電圧制御発振手段の発振出力を分周して基準信号を出
力する分周手段とを具備し、 電圧制御発振手段の発振周波数は、位相比較手段の位
相比較結果が水平同期期間に相当する場合に、出力保持
手段にて保持された出力により制御され、水平同期期間
以外の期間に相当する場合に、スイッチ手段にて導出さ
れた時定数回路の出力により制御され、 ｎ（ｎは２以上の正の整数）次のノンインターレース
走査時、電圧制御発振手段の発振出力のｎ分周出力が、
映像信号をサンプリングしてメモリに書込む際のサンプ
リングクロックとして使われ、発振出力がメモリから映
像信号を読み出すための読出しクロックとして使われる
ことを特徴としたものである。
（作用） 上記構成によれば、位相比較結果が映像信号の水平同
期期間に相当する場合、VCOの発振周波数は水平同期期
間の開始直前の制御電圧によって制御されるので、水平
同期期間内で制御電圧が三角波的に変化するとしても、
VCOの発振周波数はなんらその影響を受けることがな
い。これにより、各水平走査期間のライン間での読出し
クロックのずれを無くすことができる。一方、水平同期
期間が終了すると、VCOの発振周波数は位相比較結果に
応じた制御電圧によって制御されるので、水平同期期間
に制御電圧を固定したことによる影響もない。
期期間に相当する場合、VCOの発振周波数は水平同期期
間の開始直前の制御電圧によって制御されるので、水平
同期期間内で制御電圧が三角波的に変化するとしても、
VCOの発振周波数はなんらその影響を受けることがな
い。これにより、各水平走査期間のライン間での読出し
クロックのずれを無くすことができる。一方、水平同期
期間が終了すると、VCOの発振周波数は位相比較結果に
応じた制御電圧によって制御されるので、水平同期期間
に制御電圧を固定したことによる影響もない。
（実施例） 以下、図面を参照しながらこの発明の一実施例を詳細
に説明する。
に説明する。
第１図はこの発明の一実施例の構成を示す回路図であ
る。なお、第１図に於いて、先の第３図と同一部には同
一符号を付し、詳細な説明を省略する。
る。なお、第１図に於いて、先の第３図と同一部には同
一符号を付し、詳細な説明を省略する。
第１図に於いて、先の第３図と異なる点は、ループフ
ィルタ14にスイッチ19が挿入されている点である。ルー
プフィルタ14はその入力端子とアースとの間に挿入され
たコンデンサC1及びその出力端子とアースとの間に直列
に挿入されたコンデンサC2、抵抗R1を有する。そして、
スイッチ19はループフィルタ14の入力端子と出力端子と
の間に挿入されている。
ィルタ14にスイッチ19が挿入されている点である。ルー
プフィルタ14はその入力端子とアースとの間に挿入され
たコンデンサC1及びその出力端子とアースとの間に直列
に挿入されたコンデンサC2、抵抗R1を有する。そして、
スイッチ19はループフィルタ14の入力端子と出力端子と
の間に挿入されている。
上記のように配置されているスイッチ19は、位相比較
回路13における水平同期信号HDの水平同期期間Ｔではオ
フ状態とされ、それ以外の期間ではオン状態とされる。
今、水平同期信号HDが第４図（ｂ）に示すように、負極
性であるとすると、スイッチ19は水平同期信号HDの分離
出力がローレベルの期間はオフ状態とされ、ハイレベル
の期間はオン状態とされる。これにより、VCO15の発振
周波数は、水平同期期間Ｔに於いては、その期間の開始
直前にコンデンサC2に充電された電圧によって制御され
る。一方、水平同期期間Ｔが終了すると、スイッチ19が
オンするので、VCO15の発振周波数は、通常のループフ
ィルタ出力によって制御される。この場合、水平同期期
間Ｔが終了したタイミングでは、ループフィルタ14から
はそれまでにコンデンサC1に充電された電圧、つまり、
第４図（ｅ）に示す三角波の終端電圧が出力される。こ
れにより、水平同期期間Ｔ以外の期間は、位相比較動作
が終了した時点のループフィルタ14の出力電圧、つま
り、位相比較結果の基づく出力電圧によって制御され
る。
回路13における水平同期信号HDの水平同期期間Ｔではオ
フ状態とされ、それ以外の期間ではオン状態とされる。
今、水平同期信号HDが第４図（ｂ）に示すように、負極
性であるとすると、スイッチ19は水平同期信号HDの分離
出力がローレベルの期間はオフ状態とされ、ハイレベル
の期間はオン状態とされる。これにより、VCO15の発振
周波数は、水平同期期間Ｔに於いては、その期間の開始
直前にコンデンサC2に充電された電圧によって制御され
る。一方、水平同期期間Ｔが終了すると、スイッチ19が
オンするので、VCO15の発振周波数は、通常のループフ
ィルタ出力によって制御される。この場合、水平同期期
間Ｔが終了したタイミングでは、ループフィルタ14から
はそれまでにコンデンサC1に充電された電圧、つまり、
第４図（ｅ）に示す三角波の終端電圧が出力される。こ
れにより、水平同期期間Ｔ以外の期間は、位相比較動作
が終了した時点のループフィルタ14の出力電圧、つま
り、位相比較結果の基づく出力電圧によって制御され
る。
以上述べたようにこの実施例は、水平同期期間Ｔでス
イッチ19をオフ状態にして、VCO15の発振周波数を水平
同期期間Ｔの開始直前のループフィルタ14の出力電圧に
よって制御し、水平同期期間が終了すると、スイッチ19
をオン状態にして、位相比較結果に基づいてループフィ
ルタ15から出力される電圧によって制御するようにした
ものである。
イッチ19をオフ状態にして、VCO15の発振周波数を水平
同期期間Ｔの開始直前のループフィルタ14の出力電圧に
よって制御し、水平同期期間が終了すると、スイッチ19
をオン状態にして、位相比較結果に基づいてループフィ
ルタ15から出力される電圧によって制御するようにした
ものである。
このような構成によれば、位相比較動作の途中で出力
される三角波によってVCO15の発振周波数が制御される
ことがない。これにより、VCO15の発振周波数は１水平
走査期間THに渡ってほぼ一定であり、これを読出しクロ
ックとしてノンインターレース走査を行なっても、各水
平走査期間の前のラインと後のラインとでクロックの位
相がずれることがなく、画像ずれの発生を防止すること
ができる。
される三角波によってVCO15の発振周波数が制御される
ことがない。これにより、VCO15の発振周波数は１水平
走査期間THに渡ってほぼ一定であり、これを読出しクロ
ックとしてノンインターレース走査を行なっても、各水
平走査期間の前のラインと後のラインとでクロックの位
相がずれることがなく、画像ずれの発生を防止すること
ができる。
第２図はこの発明の他の実施例の構成を示す回路図で
ある。
ある。
この第２図に示す実施例は、スイッチ21とコンデンサ
C3によってループフィルタ14の出力電圧をサンプリング
ホールドするようにしたものである。すなわち、ループ
フィルタ14の出力端子はバッファ20を介してスイッチ21
の入力端子に接続されている。このスイッチ21の出力端
子はVCO15の制御端子に接続されるとともに、コンデン
サC3を介して接地されている。
C3によってループフィルタ14の出力電圧をサンプリング
ホールドするようにしたものである。すなわち、ループ
フィルタ14の出力端子はバッファ20を介してスイッチ21
の入力端子に接続されている。このスイッチ21の出力端
子はVCO15の制御端子に接続されるとともに、コンデン
サC3を介して接地されている。
スイッチ21は、水平同期期間Ｔでオフ状態とされる。
これにより、コンデンサC3には、水平同期期間Ｔの開始
直前のループフィルタ14の出力電圧が保持され、この保
持電圧によってVCO15の発振周波数が制御される。一
方、水平同期期間Ｔが終了すると、スイッチ21がオン状
態とされるので、VCO15の発振周波数は位相比較結果に
従ってループフィルタ14から出力される電圧によって制
御される。したがって、VCO15の発振周波数は位相比較
動作の途中で得られる三角波によって制御されることな
く、１水平走査期間THに渡ってほぼ一定の値となる。
これにより、コンデンサC3には、水平同期期間Ｔの開始
直前のループフィルタ14の出力電圧が保持され、この保
持電圧によってVCO15の発振周波数が制御される。一
方、水平同期期間Ｔが終了すると、スイッチ21がオン状
態とされるので、VCO15の発振周波数は位相比較結果に
従ってループフィルタ14から出力される電圧によって制
御される。したがって、VCO15の発振周波数は位相比較
動作の途中で得られる三角波によって制御されることな
く、１水平走査期間THに渡ってほぼ一定の値となる。
なお、バッファ20は水平同期期間Ｔ以外の期間に、コ
ンデンサC3の影響がループフィルタ14に伝わらないよう
にするものである。また、この実施例のスイッチ21は先
の実施例のスイッチ19のように、双方向に動作するもの
である必要はなく、ループフィルタ14の出力電圧をサン
プリングホールド用のコンデンサC3に伝えるものであれ
ばよい。
ンデンサC3の影響がループフィルタ14に伝わらないよう
にするものである。また、この実施例のスイッチ21は先
の実施例のスイッチ19のように、双方向に動作するもの
である必要はなく、ループフィルタ14の出力電圧をサン
プリングホールド用のコンデンサC3に伝えるものであれ
ばよい。
以上詳述した実施例に於いても先の実施例と同様の効
果を得ることができることは勿論である。
果を得ることができることは勿論である。
なお、この発明は、３次以上の高次のノンインターレ
ース走査用のクロックの生成にも適用可能なことは勿論
である。
ース走査用のクロックの生成にも適用可能なことは勿論
である。
また、この発明は、ループフィルタ14として受動素子
のみならず能動素子を使ったアクティブ型のフィルタを
使ったPLL回路にも適用可能なことは勿論である。
のみならず能動素子を使ったアクティブ型のフィルタを
使ったPLL回路にも適用可能なことは勿論である。
この他にも発明の要旨を逸脱しない範囲で種々様々変
形実施可能なことは勿論である。
形実施可能なことは勿論である。
［発明の効果］ 以上述べたようにこの発明によれば、位相比較動作時
に於ける発振周波数の変動を無くし、高次のノンインタ
レース走査時に於けるライン間での画像ずれを防止する
ことができる。
に於ける発振周波数の変動を無くし、高次のノンインタ
レース走査時に於けるライン間での画像ずれを防止する
ことができる。
第１図はこの発明の一実施例の構成を示す回路図、第２
図はこの発明の他の実施例の構成を示す回路図、第３図
は従来の位相同期ループ回路の構成を示す回路図、第４
図は第３図の動作を説明するための信号波形図である。 11……入力端子、12……水平同期信号分離回路、13……
位相比較回路、14……ループフィルタ、15……VCO、16,
18……出力端子、17……分周回路、19,21……スイッ
チ、20……バッフア、C1,C2,C3……コンデンサ、R1……
抵抗。
図はこの発明の他の実施例の構成を示す回路図、第３図
は従来の位相同期ループ回路の構成を示す回路図、第４
図は第３図の動作を説明するための信号波形図である。 11……入力端子、12……水平同期信号分離回路、13……
位相比較回路、14……ループフィルタ、15……VCO、16,
18……出力端子、17……分周回路、19,21……スイッ
チ、20……バッフア、C1,C2,C3……コンデンサ、R1……
抵抗。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浪岡 利幸 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝横浜事業所家電技術研究所 内 (72)発明者 川井 清幸 神奈川県横浜市磯子区新杉田町８番地 株式会社東芝横浜事業所家電技術研究所 内 (56)参考文献 特開 昭62−139478（ＪＰ，Ａ) 特開 昭62−256521（ＪＰ，Ａ) 特開 昭57−157690（ＪＰ，Ａ)
Claims (3)
- 【請求項１】映像信号から分離された水平同期信号と所
定の基準信号とを、位相の進み・遅れに応じた信号をも
って位相比較し、その位相比較の期間は映像信号の水平
同期期間に相当し、全期間に対して比較動作が間欠的に
なる位相比較手段と、 この位相比較手段の位相比較結果に応じた出力電圧を発
生する時定数回路と、 この時定数回路の後段に設けられ、上記位相比較結果が
上記映像信号の水平同期期間に相当する場合に、オフ状
態に設定され、水平同期期間以外の期間に相当する場合
に、オン状態に設定され、上記時定数回路の出力を導出
するスイッチ手段と、 このスイッチ手段により導出された上記時定数回路の出
力を保持する出力保持手段と、 上記スイッチ手段により導出された上記時定数回路の出
力電圧によって発振周波数が制御される電圧制御発振手
段と、 この電圧制御発振手段の発振出力を分周して上記基準信
号を出力する分周手段とを具備し、 上記電圧制御発振手段の発振周波数は、上記位相比較手
段の位相比較結果が水平同期期間に相当する場合に、上
記出力保持手段にて保持された出力により制御され、水
平同期期間以外の期間に相当する場合に、上記スイッチ
手段にて導出された上記時定数回路の出力により制御さ
れ、 ｎ（ｎは２以上の正の整数）次のノンインターレース走
査時、上記電圧制御発振手段の発振出力のｎ分周出力
が、上記映像信号をサンプリングしてメモリに書込む際
のサンプリングクロックとして使われ、上記発振出力が
上記メモリから上記映像信号を読み出すための読出しク
ロックとして使われることを特徴とする位相同期ループ
回路。 - 【請求項２】前記時定数回路、前記スイッチ手段及び前
記出力保持手段は、前記位相比較手段の位相比較結果に
応じた直流電圧を発生するフィルタ手段を構成してなる
ことを特徴とする特許請求の範囲第１項記載の位相同期
ループ回路。 - 【請求項３】前記時定数回路は、前記位相比較手段の位
相比較結果に応じた直流電圧を発生するフィルタ手段を
構成してなることを特徴とする特許請求の範囲第１項記
載の位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295672A JP2645039B2 (ja) | 1987-11-24 | 1987-11-24 | 位相同期ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62295672A JP2645039B2 (ja) | 1987-11-24 | 1987-11-24 | 位相同期ループ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01137779A JPH01137779A (ja) | 1989-05-30 |
| JP2645039B2 true JP2645039B2 (ja) | 1997-08-25 |
Family
ID=17823693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62295672A Expired - Lifetime JP2645039B2 (ja) | 1987-11-24 | 1987-11-24 | 位相同期ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2645039B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62139478A (ja) * | 1985-12-13 | 1987-06-23 | Nec Home Electronics Ltd | 複合同期信号の水平位相同期回路 |
| JPS62256521A (ja) * | 1986-04-29 | 1987-11-09 | Victor Co Of Japan Ltd | 位相比較回路 |
-
1987
- 1987-11-24 JP JP62295672A patent/JP2645039B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01137779A (ja) | 1989-05-30 |
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