JPS62175073A - テレビジヨン信号のフレ−ム検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 水平走査期間の１／３の時刻に発生する第１のパルスと
、同じ（２／３の時刻に発生する第２のパルスとによっ
て入力複合同期信号を０７９７１７０１１回路により夫
々サンプリングし、奇数フィールドと偶数フィールドに
おける垂直同期信号の位相差に基づくザンブリング出力
の位相を０７９７１７０１１回路によって比鮫してフレ
ームの開始位置を検出するようにした。

〔産業上の利用分野〕

テレビジョンなどの画素により構成される画面上の位置
を検出するためにはテレビジョン信号の基準となる画面
のフレーム開始位置を検出することが必要であり、本発
明は飛越走査を行なう標準のテレビジョン方式などにお
けるフレーム検出回路の改良に関する。

〔従来の技術と発明が解決しようとする問題点〕飛越走
査を行なうテレビジョン方式においてフレームの開始を
検出するための回路は種々提案されているが、いずれも
回路構成は複雑であり好ましいものではなかった。

本発明は、簡単な回路構成で、安定した動作が得られる
フレーム検出回路を得ようとするものである。

［問題点を解決するための手段〕　　゛第１図およびそ
の動作波形を示す第２図に示すように、入力複合同期信
号の水平同期信号に位相同期した出力パルスを発生する
位相同期ループ回路（以下、ＰＬＬ回路、という）（Ｐ
）の出力すからタイミング発生回路（Ｔ）により、水平
走査周期の１／３の時刻に発生するパルスＣと、同じく
２／３の時刻に発生するパルスｄを得、これらパルスを
クロックとして夫々の０７９７１７０７１回路（以下、
ＤＦＦ、という）（Ｄ＋　　、Ｄ２）に供給すると共に
入力複合同期信号をこれらＤＦＦのデータ端子に供給し
、また、上記パルスＣをクロックとするＤＦＦ　（Ｄ＋
　）の出力をクロックとする第３のＤＦＦ　（Ｄ３　）
を設けてこのデータ端子に上記パルスｄをクロックとす
るＤＦＦ　（Ｄ２　”）の出力を印加することによって
奇数フィールドと偶数フィールドとで異なる電圧レベル
の出力ｇを得るようにし、これの立上がりを微分するこ
とにより、各フレームの先頭を示すパルスを出力するよ
うにした。

〔作　用〕

第２図は本発明における波形を示すもので、ライン番号
は各フレームにおける信号の順序を示すもので、画面上
は飛越し走査により例えばライン番号５２４と５２５と
による走査線の間にライン番号２６２による走査線が挿
入されることになる。

垂直同期信号は、奇数フィールドと偶数フィールドとで
は位相が異なっており、図のライン番号４とライン番号
２６６の期間を比較すると明らかなように、水平走査期
間Ｂの１／３の位置にあるパルスＣによってサンプリン
グされた複合同期信号ａのレベルは異なっており、これ
によって奇数フィールドであるか偶数フィールドである
かを識別することができる。

一方、水平走査期間の２／３の位置にあるパルスｄによ
ってサンプリングされる複合同期信号のレベルはいずれ
のフィールドにおいても同様である。

本発明では、水平走査期間の１／３の時刻に発生するパ
ルスを第１のＤＦＦ　＜Ｄ＋　）のクロックとして、ま
た水平走査期間の２／３の時刻に発生するパルスを第２
のＤＦＦ（Ｄ２）のクロックとして供給すると共にこれ
らＤＦＦ　（Ｄ＋　　、Ｄ２　）のデータ端子に腹合同
期信号を供給して第２図のｅ、ｆに示す出力をこれらＤ
ＦＦから得ると共に、第１のＤＦＦ　（Ｄ＋　）の出力
ｅを第３のＤＦＦ　（Ｄ３）のクロック端子に供給し、
第２のＤＦＦ　（Ｄ２）の出力ｆをこの第３のＤＦＦの
データ品１子に供給することにより、第１のＤＦＦ　（
Ｄ＋　）の出力と第２のＤＦＦ（Ｄ２）の出力との位相
をこの第３のＤＦＦ（Ｄ３）により比較して奇数フィー
ルドか偶数フィールドかを識別する出力を得るようにし
た。

なお、水平走査周波数が１５．７３４Ｋｌｌｚのテレビ
ジョン信号においては１水平走査周期が６３，５μｓで
あるから、水平走査周期の１／３および２／３の時刻で
発生するパルスの発生時刻は２１．２μｓおよび４２．
４μｓとなる。

〔実施例〕

第１図は本発明の実施例を示すもので、第２図にはこの
実施例における各部の波形が示しである。

入力端子Ａには第２図（４９口）のａに示すような複合
同期信号が印加されるが、この複合同期信号のライン番
号１乃至２６２は奇数フィールドの走査線を、またライ
ン番号２６３乃至５２５は偶数フィールドの走査線を夫
々示すものであり、画面上は飛越し走査によりライン番
号１と２との間にライン番号２６３が挿入されるもので
ある。

この複合同期信号ａの垂直同期期間には水平走査周期の
中央に等化パルスが挿入されており、この等化パルスを
等化パルス除去回路ｌにより除去してＰＬＬ回路Ｐに入
力する。このＰＬＬ回路は位相比較器２、増幅器３、ロ
ーパスフィルタ４、電圧制御発振器５、分周器６からな
る周知の構成を有するものであり、分周器６の出力とし
て入力複合同期信号ａの水平同期信号に位相同期した出
力すが得られる。

この出力はタイミング発生回路Ｔによって、水平走査周
期の１／３の時刻に発生するパルスＣと同じく２／３の
時刻に発生するパルスｄとにされ、これらのパルスｃ、
ｄは夫々ＤＦＦのクロック端子ＣＫに印加される。

これらＤＦＦＤ＋　　、Ｄ２のＤ入力端子には、上記複
合同期信号ａが印加されており、上記クロック端子ＣＫ
にパルスが印加された時刻におけるＤ入力端子のレベル
に応じてセットされるので、ＤＦＦＤ＋のｄ出力端子か
らは「に示す出力が得られる。

第１図に示すように、このＤＦＦＤ２の出力ｆは第３の
ＤＦＦＤ３のＤ入力端子に、またＤＦＦＤ＋の出力Ｃは
このＤＦＦＤ３のクロック端子ＯＫに印加されており、
第２図に示すようにこの第３のＤＦＦＤ３はクロック端
子ＣＫに印加されるクロックの立上り時におけるＤ入力
端子のレベルに応じてセットされ、そのＱ出力端子から
奇数フィールドを示すＨレベルと偶数フィールドを示す
Ｌレベルとからなる出力ｇが得られる。

したがって、この出力ｇを微分回路Ｓにより微分すれば
、奇数フィールドの最初に発生するパルスｈが得られ、
このパルスｈは各フレームの先頭を示すパルスとなる。

この実施例のＰＬＬ回路においては、分周器６の分周比
を１水平走査線上の画素数、例えば４５５、に等しくし
、したがって電圧制御発振器５の発振周波数を水平走査
周波数、例えば１５．７３４Ｋ　ｌｌｚ、の水平走査線
上の画素数倍、本例では１５゜７３４Ｘ４５５＝７．１
５８９７Ｍ１ｌｚ、に選ぶことにより、電圧制御発振器
５の出力パルスは水平走査線上の画素に対応するものと
なり、画面上の走査線の番号と水平走査線の始点からの
位置が指定されれば、上記電圧制御発振器５の出力をカ
ウンタ７により計数しデコーダ８によりデコードすれば
所要の画素を検出することができる。なお、カウンタ７
はフレームの先頭を示す出力りによりリセットされる。

〔発明の効果〕

ＰＬＬ回路を用いているため安定な動作で画面中の画素
位置を容易に検出することができる。

【図面の簡単な説明】

第１図は本発明の実施例、第２図はその動作説明のため
の波形図である。 Ｐ・・・位相同期ループ回路、Ｔ・・・タイミング発生
回路、Ｄ＋　　、Ｄ２　　、Ｄ３・・・第１乃至第３の
Ｄフリップフロップ回路、Ｓ・・・微分回路である。

Claims (1)

【特許請求の範囲】
1. 入力複合同期信号に位相同期した位相同期ループ回路（
   Ｐ）と、この位相同期ループ回路の出力から水平走査周
   期の１／３の時刻に発生する第１のパルスと水平走査周
   期の２／３の時刻に発生する第２のパルスとを発生する
   タイミング発生回路（Ｔ）と、この第１および第２のパ
   ルスを夫々クロックとすると共にデータ端子に上記複合
   同期信号が供給される第１および第２のＤフリップフロ
   ップ回路（Ｄ＿１、Ｄ＿２）と、この第１のＤフリップ
   フロップ回路（Ｄ＿１）の出力をクロック端子に接続す
   ると共に上記第２のＤフリップフロップ回路（Ｄ＿２）
   の出力をデータ端子に接続した第３のＤフリップフロッ
   プ回路（Ｄ＿３）と、この第３のフリップフロップ回路
   （Ｄ＿３）の出力を微分する微分回路（Ｓ）とを備える
   ことを特長とするテレビジョン信号のフレーム検出回路
   。