JPH05260345A - 複合同期信号分離回路 - Google Patents

Abstract

(57)【要約】 【目的】 複合同期信号の分離を従来のアナログ回路に
代えてディジタル回路で実現することにより、時定数の
調整のような手間を不要とし、位相のズレを従来に比し
て軽減した複合同期信号分離回路の提供を目的とする。 【構成】 １水平同期期間の開始時点から３/4の時点で
タイミングパルス信号によりリセットされて複合同期信
号SYNCから水平同期信号HDを分離して出力する水平割り
込み受け付け回路１と、この水平同期信号HDによりリセ
ットされて１水平同期期間に所定のカウント値をカウン
トしつつ出力するスケジュールカウンタ回路２と、この
カウント値をデコードして１水平同期期間の開始時点か
ら１/4,１/2, ３/4の時点でそれぞれタイミングパルス
信号を出力するタイミングデコード回路３と、これらの
信号により複合同期信号SYNCをサンプリングして垂直同
期信号VDを出力する垂直割り込み受け付け回路４とを備
えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は複合同期信号分離回路に
関し、更に詳述すれば、入力される複合同期信号から水
平同期信号及び垂直同期信号を分離し、更にはフィール
ド判別信号を発生するディジタル回路方式の複合同期信
号分離回路に関する。

【０００２】

【従来の技術】図１０は従来技術の一例としてたとえば
ＣＱ出版発行の「基礎からの映像信号処理」（昭和62年
４月１日発行）に開示されているアナログ回路方式によ
る複合同期信号分離回路の構成を示す回路図である。

【０００３】図１０において、参照符号6a, 6b, 6cはい
ずれも抵抗を、７はコンデンサを、８はコンパレータを
それぞれ示している。

【０００４】複合同期信号SYNCは抵抗6aを介してコンパ
レータ８の−側入力端子に入力されている。抵抗6aとコ
ンパレータ８の−側入力端子との間には、一端を接地電
位に接続されたコンデンサ７の他端が接続されており、
抵抗6aとで微分回路を構成している。抵抗6bと6cとは直
列に接続されていてその一端が電源電位に、他端が接地
電位に接続された分圧回路を構成している。そして、両
抵抗6b, 6cの接続点で発生される電位がしきい値として
コンパレータ８の＋側入力端子に与えられている。

【０００５】このような従来のアナログ回路による複合
同期信号分離回路の動作について、その動作状態を示す
図１１のタイミングチャートを参照して説明する。

【０００６】入力される複合同期信号SYNCは図１１(a)
に示されているように、比較的短周期の負極性の水平同
期信号と比較的長周期の負極性の垂直同期信号とが複合
されており、垂直同期信号の期間においては水平同期信
号が正極性になっている。１水平同期期間はfHで示され
ているが、負極性である垂直同期信号を含む前後の垂直
帰線消去期間においては水平同期信号は本来の１水平同
期期間fHの1/２になる。

【０００７】このような複合同期信号SYNCが抵抗6aとコ
ンデンサ７とで構成される微分回路に入力されると、図
１１(b) に示されているような鋸歯状の微分波形信号SA
が出力される。この微分波形信号SAはコンパレータ８の
−側入力端子に入力され、コンパレータ８の＋側入力端
子に入力されているしきい値電位以上である場合はハイ
レベルに、以下である場合はローレベルに整形された信
号がコンパレータ８から図１１(c) に示されているよう
に出力される。このコンパレータ８からの出力信号が垂
直同期信号VDである。

【０００８】

【発明が解決しようとする課題】上述のような従来の複
合同期信号分離回路では、垂直同期信号の分離をアナロ
グ構成の微分回路により行っているため、抵抗とコンデ
ンサとで構成されている微分回路の時定数を調整する必
要があり、また入力される複合同期信号SYNCのレベル,
装置の周囲温度等によっても水平同期信号と垂直同期信
号との間に位相のズレが生じる可能性があった。

【０００９】本発明はこのような事情に鑑みてなされた
ものであり、複合同期信号の分離を従来のアナログ回路
に代えてディジタル回路で実現することにより、時定数
の調整のような手間を不要とし、位相のズレを従来に比
して軽減した複合同期信号分離回路の提供を目的とす
る。

【００１０】

【課題を解決するための手段】本発明の複合同期信号分
離回路は、水平同期信号と垂直同期信号とが複合された
複合同期信号から両同期信号をそれぞれ分離する複合同
期信号分離回路であって、リセット状態である場合に複
合同期信号から水平同期信号を分離して出力する水平同
期信号分離回路としての水平割り込み受け付け回路と、
水平割り込み受け付け回路が出力する水平同期信号によ
りリセットされ、１水平同期期間に所定のカウント値を
カウントしつつ出力するカウンタ回路としてのスケジュ
ールカウンタ回路と、スケジュールカウンタ回路が出力
するカウント値をデコードし、１水平同期期間の開始時
点から１/4, １/2, ３/4の時点でそれぞれタイミング信
号である垂直同期サンプリングパルス信号, ハーフＨ信
号, 割り込みマスク解除タイミングパルス信号を出力す
るデコード回路としてのタイミングデコード回路と、各
タイミング信号の出力タイミングにおいて複合同期信号
のレベルが第１及び第３の前回の出力タイミングと異な
る場合に自身の出力信号のレベルをそれぞれ反転させる
ことにより垂直同期信号を出力する垂直同期信号分離回
路としての垂直同期信号分離回路とを備え、更に水平同
期信号分離回路は割り込みマスク解除タイミングパルス
信号によりリセットされるように構成されている。

【００１１】また本発明の複合同期信号分離回路は、上
述の構成に加えて、垂直割り込み受け付け回路からの垂
直同期信号の各出力タイミングにおいてハーフＨ信号の
レベルが垂直同期信号の前回の出力タイミングと異なる
場合に自身の出力信号のレベルをそれぞれ反転させるこ
とによりフィールド判別信号を出力するフィールド判別
回路を備えている。

【００１２】

【作用】本発明の複合同期信号分離回路では、水平割り
込み受け付け回路がタイミングデコード回路からの割り
込みマスク解除タイミングパルス信号の出力タイミング
の都度リセットされて複合同期信号から水平同期信号を
分離して出力し、この水平同期信号の出力によりリセッ
トされたスケジュールカウンタ回路が１水平同期期間に
所定のカウント値をカウントしつつ出力し、スケジュー
ルカウンタ回路から出力されるカウント値をタイミング
デコード回路がデコードして１水平同期期間の開始時点
から１/4, １/2, ３/4の時点でそれぞれ垂直同期サンプ
リングパルス信号, ハーフＨ信号, 割り込みマスク解除
タイミングパルス信号を出力し、垂直割り込み受け付け
回路が各タイミング信号の出力タイミングにおいて複合
同期信号のレベルが第１及び第３の前回の出力タイミン
グと異なる場合に自身の出力信号のレベルをそれぞれ反
転させることにより垂直同期信号を出力する。

【００１３】また本発明の複合同期信号分離回路では、
フィールド判別回路が、垂直割り込み受け付け回路から
の垂直同期信号の各出力タイミングにおいてハーフＨ信
号のレベルが垂直同期信号の前回の出力タイミングと異
なる場合に自身の出力信号のレベルをそれぞれ反転させ
ることによりフィールド判別信号を出力する。

【００１４】

【実施例】以下、本発明をその実施例を示す図面に基づ
いて詳述する。

【００１５】図１は本発明に係る複合同期信号分離回路
の基本的構成を示すブロック図である。本発明の複合同
期信号分離回路は基本的には、水平割り込み受け付け回
路１,スケジュールカウンタ回路２, タイミングデコー
ド回路３, 垂直割り込み受け付け回路４, フィールド判
別回路５にて構成されている。

【００１６】水平割り込み受け付け回路１の具体的回路
構成は図２の回路図に示されている如くである。水平割
り込み受け付け回路１は基本的には複合同期信号SYNCを
入力として水平同期信号HDを出力する。但し、後述する
タイミングデコード回路３の出力信号である割り込みマ
スク解除タイミングパルス信号FH75も入力されている。

【００１７】図２の回路図において、参照符号11, 12,
13はいずれもD-フリップフロップであり、３段にカスケ
ード接続されている。第１段のD-フリップフロップ11の
入力端子Ｄには電源電位が入力されており、入力端子Ｔ
には複合同期信号SYNCが入力されている。この第１段の
D-フリップフロップ11の出力端子Ｑからの出力信号は第
２段のD-フリップフロップ12の入力端子Ｄに入力されて
おり、その入力端子ＴにはクロックCLK が入力されてい
る。更に第２段のD-フリップフロップ12の出力端子Ｑか
らの出力信号は第３段のD-フリップフロップ13の入力端
子Ｄに入力されており、その入力端子ＴにはクロックCL
K が入力されている。また第２段のD-フリップフロップ
12の出力端子Ｑからの出力信号はNANDゲート15の一方の
入力端子にも入力されている。

【００１８】なお、NANDゲート15の他方の入力端子には
第３段のD-フリップフロップ13の反転側の出力端子Qcか
らの出力信号が入力されている。このNANDゲート15の出
力信号が水平同期信号HDである。

【００１９】各D-フリップフロップ11, 12, 13のリセッ
ト端子Ｒには２入力のORゲート14の出力信号 (負論理)
が入力されている。このORゲート14の２入力はいずれも
負論理であり、その一方には後述するタイミングデコー
ド回路３の一方の出力信号である割り込みマスク解除タ
イミングパルス信号FH75が入力されており、他方にはリ
セット信号RST が入力されている。

【００２０】スケジュールカウンタ回路２は上述の水平
割り込み受け付け回路１の出力信号である水平同期信号
HDをロード信号として入力し、クロックをカウントして
そのカウント値をタイミングデコード回路３へ出力す
る。図３はこのスケジュールカウンタ回路２の具体的な
構成を示す回路図であり、１個のカウンタ回路21にて構
成されている。

【００２１】スケジュールカウンタ回路２を構成するカ
ウンタ回路21は10ビットの入力端子D0, D1…D9がいずれ
も接地電位に接続されており、負論理のロード端子Ｌに
は上述の水平割り込み受け付け回路１の出力信号である
水平同期信号HDが、入力端子ＴにはクロックCLK が、リ
セット端子Ｒにはリセット信号RST がそれぞれ入力され
ている。一方、このカウンタ回路21の出力は10ビットの
出力端子Q0, Q1…Q9から出力されるが、入力端子D0, D1
…D9がいずれも接地電位に接続されているためロード端
子Ｌに負極性の水平同期信号HDが入力された場合には入
力端子D0, D1…D9から初期値として”０”がロードされ
る。従って、カウンタ回路21はロード端子Ｌに水平同期
信号HDが入力されると、入力端子Ｔに入力されるクロッ
クCLK のカウントを初期値”０”から開始してそのカウ
ント値を10ビットの出力端子Q0,Q1…Q9から出力する。

【００２２】タイミングデコード回路３は上述のスケジ
ュールカウンタ回路２のカウント値出力を入力とし、そ
のカウント値をデコードして三つのタイミングパルス、
即ち割り込みマスク解除タイミングパルス信号FH75と垂
直同期サンプリングパルス信号VSAMP とハーフＨ信号HA
LFとを出力する。図４はこのタイミングデコード回路３
の具体的な構成を示す回路図である。

【００２３】スケジュールカウンタ回路２のカウンタ回
路21の10ビットの出力端子Q0, Q1…Q9からの出力信号は
いずれもNANDゲート31, 32, 33に入力されている。この
内の第１のNANDゲート31にはカウンタ回路21の出力端子
Q0, Q1, Q6, Q7, Q8からの出力信号はそのまま、出力端
子Q2, Q3, Q4, Q8, Q9からの出力信号は反転されて入力
されている。第２のNANDゲート32には、カウンタ回路21
の出力端子Q0, Q1, Q2, Q6, Q7, Q8からの出力信号はそ
のまま、出力端子Q3, Q4, Q5, Q9からの出力信号は反転
されて入力されて入力されている。第３のNANDゲート33
にはカウンタ回路21の出力端子Q1, Q3, Q5, Q7, Q9から
の出力信号はそのまま、出力端子Q0, Q2, Q4, Q6, Q8か
らの出力信号は反転されて入力されている。

【００２４】第１のNANDゲート31の出力信号は２入力が
いずれも負論理であるORゲート34の一方の入力端子に、
第２のNANDゲート32の出力信号は J-Kフリップフロップ
37の入力端子Ｋに、第３のNANDゲート33の出力信号は前
述のORゲート34の他方の入力端子及び第２のD-フリップ
フロップ36の入力端子Ｄにそれぞれ入力されている。な
お、ORゲート34の負論理の出力信号は第１のD-フリップ
フロップ35の入力端子Ｄに入力されている。

【００２５】第１のD-フリップフロップ35の入力端子Ｄ
には上述のようにORゲート34の負論理出力が、入力端子
ＴにはクロックCLK が、リセット端子Ｒにはリセット信
号RST がそれぞれ入力されている。また、第２のD-フリ
ップフロップ36の入力端子Ｄには上述のように第３のNA
NDゲート33の出力信号が、入力端子ＴにはクロックCLK
が、リセット端子Ｒにはリセット信号RST がそれぞれ入
力されている。更に、J-Kフリップフロップ37の負論理
の入力端子Ｊには水平割り込み受け付け回路１の出力信
号である水平同期信号HDが、入力端子ＴにはクロックCL
K が、負論理の入力端子Ｋには前述の如く第２のNANDゲ
ート32の負論理出力がそれぞれ入力されている。

【００２６】第１のD-フリップフロップ35の出力端子Ｑ
からの出力信号は垂直同期サンプリングパルス信号VSAM
P として垂直割り込み受け付け回路４に入力されてお
り、第２のD-フリップフロップ36の出力端子Ｑからの出
力信号は割り込みマスク解除タイミングパルス信号FH75
として水平割り込み受け付け回路１に入力されており、
J-Kフリップフロップ37の出力端子Ｑからの出力信号は
ハーフＨ信号HALFとしてフィールド判別回路５に入力さ
れている。

【００２７】垂直割り込み受け付け回路４は複合同期信
号SYNCと上述のタイミングデコード回路３の出力である
垂直同期サンプリングパルス信号VSAMP とを入力として
垂直同期信号VDを出力する。図５はこの垂直割り込み受
け付け回路４の具体的構成を示す回路図である。

【００２８】垂直割り込み受け付け回路４は１個のD-フ
リップフロップ41にて構成されており、その入力端子Ｄ
には複合同期信号SYNCが、入力端子Ｔにはタイミングデ
コード回路３の出力信号である垂直同期サンプリングパ
ルス信号VSAMP が、リセット端子Ｒにはリセット信号RS
T がそれぞれ入力されており、出力端子Ｑからの出力信
号が垂直同期信号VDである。

【００２９】フィールド判別回路５は上述の垂直割り込
み受け付け回路４の出力信号である垂直同期信号VDと前
述のタイミングデコード回路３の出力信号であるハーフ
Ｈ信号HALFとを入力としてフィールド判別信号FSELを出
力する。図６はこのフィールド判別回路５の具体的構成
を示す回路図である。

【００３０】フィールド判別回路５は１個のD-フリップ
フロップ51にて構成されており、その入力端子Ｄには前
述のタイミングデコード回路３の出力信号であるハーフ
Ｈ信号HALFが、入力端子Ｔには垂直割り込み受け付け回
路４の出力信号である垂直同期信号VDが、リセット端子
Ｒにはリセット信号RST がそれぞれ入力されており、出
力端子Ｑからの出力信号がフィールド判別信号FSELであ
る。

【００３１】以上のように構成された本発明の複合同期
信号分離回路の動作について、まず水平同期信号HD及び
垂直同期信号VDの分離を図７, 図８及び図９のタイミン
グチャートを参照して説明する。なお、以下の説明は日
本及び米国等において一般的なNTSC方式のテレビジョン
信号に本発明の複合同期信号分離回路を適用した場合の
説明である。

【００３２】水平割り込み受け付け回路１には図７(a)
に示されているような複合同期信号SYNCが入力され、水
平同期信号HDを出力する。図８は図２にその具体的回路
構成が示されている水平割り込み受け付け回路１の動作
状態を示すタイミングチャートである。

【００３３】まず、水平割り込み受け付け回路１の各D-
フリップフロップ11, 12, 13がいずれもリセットされて
いるものとする。この場合、図８(c), (d), (e) にの左
端にそれぞれ示されているように、第１, 第２段のD-フ
リップフロップ11及び12の出力端子Ｑからの出力信号は
ローレベルに、第３段のD-フリップフロップ13の出力端
子Qcからの出力信号はハイレベルになっている。そし
て、NANDゲート15の出力信号である水平同期信号HDは図
８(f) の左端に示されているように、ハイレベルになっ
ている。

【００３４】このような状態から、図８(b) に示されて
いるように複合同期信号SYNCが立ち下がるとその立下が
りエッジに同期して第１段のD-フリップフロップ11の出
力端子Ｑからの出力信号が図８(c) に示されているよう
にハイレベルになる。このハイレベルの信号は図８(a)
に示されているクロックCLK の次のパルスに同期して第
２段のD-フリップフロップ12に取り込まれてその出力端
子Ｑからの出力信号が図８(d) に示されているようにハ
イレベルになる。

【００３５】この第２段のD-フリップフロップ12の出力
端子Ｑからの出力信号がハイレベルに転じた時点で第３
段のD-フリップフロップ13の出力端子Qcからの出力信号
は図８(e) に示されているように未だハイレベルを維持
しているので、NANDゲート15の両入力端子には共にハイ
レベルの信号が入力されることになり、その出力信号で
ある垂直同期信号VDは図８(f) に示されているようにロ
ーレベルに転じる。そして次のクロックCLK のパルスに
同期して第２段のD-フリップフロップ12の出力端子Ｑか
らのハイレベルの出力信号が第３段のD-フリップフロッ
プ13に取り込まれてその出力端子Qcからの出力信号が図
８(e) に示されているようにローレベルに転じる。この
第３段のD-フリップフロップ13の出力端子Qcからの出力
信号がローレベルに転じることにより、NANDゲート15の
出力信号は図８(f) に示されているようにハイレベルに
転じる。以上により、NANDゲート15の出力信号である垂
直同期信号VDはクロックCLK の１周期の期間のみローレ
ベルになる。

【００３６】なお、図７(a) に示されているように、負
極性である垂直同期信号を含む前後の垂直帰線消去期間
においては水平同期信号には本来の１水平同期期間fHに
現れる水平同期信号HDの他に50％の位置にも水平同期信
号が現れる。このため、垂直帰線期間においては、水平
割り込み受け付け回路１は１水平同期期間fHの50％の位
置に現れる信号を分離しないようにする必要がある。図
８のタイミングチャートに示されているように、水平割
り込み受け付け回路１のNANDゲート15はローレベルの水
平同期信号HDを一旦出力した後はそのハイレベルの出力
を維持している。そのような状態を解除するために後述
する如くタイミングデコード回路３により１水平同期期
間の75％の位置で発生される割り込みマスク解除タイミ
ングパルス信号FH75が水平割り込み受け付け回路１に与
えられている。

【００３７】上述の如く、水平割り込み受け付け回路１
のNANDゲート15はローレベルの水平同期信号HDを一旦出
力した後にそのハイレベルの出力を維持している状態に
おいて、 NORゲート14の一方の負論理の入力端子に図８
(g) に示されているように割り込みマスク解除タイミン
グパルス信号FH75が入力されると第１段のD-フリップフ
ロップ11がリセットされる。この第１段のD-フリップフ
ロップ11がリセットされることによりその出力端子Ｑか
らの出力信号は、図８(c) に示されているように、ロー
レベルに転じる。そしてクロックCLK の１パルス後に図
８(d) に示されているように第２段のD-フリップフロッ
プ12の出力端子Ｑからの出力信号もローレベルに転じ、
更にそれからクロックCLK の１パルス後に図８(e) に示
されているように第３段のD-フリップフロップ13の出力
端子Qcからの出力信号はハイレベルに転じる。この間、
NANDゲート15の両入力である第２段のD-フリップフロッ
プ12の出力端子Ｑからの出力信号と第３段のD-フリップ
フロップ13の出力端子Qcからの出力信号が共にハイレベ
ルになることはないので、水平同期信号HDが出力される
ことはない。この後は各D-フリップフロップ11, 12, 13
の出力信号は図８のタイミングチャートの左端に示され
ている状態と同じになるので、次の水平同期信号HDの分
離が可能になる。

【００３８】換言すれば、タイミングデコード回路３か
ら水平割り込み受け付け回路１に与えられている割り込
みマスク解除タイミングパルス信号FH75は１水平同期期
間fHの50％の位置に現れる信号がマスクされているのを
解除する機能を有する。

【００３９】スケジュールカウンタ回路２は前述の如く
カウンタ回路21にて構成されているが、そのロード端子
Ｌに水平同期信号HDが入力されるとリセットされてカウ
ント値の初期値として”０”がロードされた後、入力端
子Ｔに入力されているクロックCLK のカウントを開始す
る。このカウンタ回路21によるカウントは本発明の複合
同期信号分離回路がNTSC方式用であるため 910まで行う
必要があり、そのために10ビット構成が採られている。

【００４０】タイミングデコード回路３は上述のスケジ
ュールカウンタ回路２のカウンタ回路21の10ビットの出
力端子Q0, Q1…Q9からのカウンタ値出力を入力してデコ
ードしており、１fH (水平同期期間) のクロックCLK の
パルス数である 910カウントの内の75％の時点でローレ
ベルになる割り込みマスク解除タイミングパルス信号FH
75と、fHに対して25％の時点及び75％の時点でそれぞれ
ローレベルになる垂直同期サンプリングパルス信号VSAM
P とを出力する。

【００４１】タイミングデコード回路３の具体的な構成
は前述の図４に示されている如くであるが、第１のNAND
ゲート31はカウンタ回路21の10ビット出力からfHの25％
に相当するカウント値が出力された時点で、第２のNAND
ゲート32は同じく50％に相当するカウント値が出力され
た時点で、第３のNANDゲート33は同じく75％に相当する
カウント値が出力された時点でそれぞれ負論理の出力端
子からローレベルの信号を出力するように各NANDゲート
31, 32, 33の入力信号の論理が設定されている。

【００４２】スケジュールカウンタ回路２のカウンタ回
路21のカウンタ値出力が１fHに相当するカウンタ値の25
％になった時点で第１のNANDゲート31からローレベルの
信号が出力されるので、これがORゲート34を介して第１
のD-フリップフロップ35の入力端子Ｄに与えられ、図７
(c) に示されているように、第１のD-フリップフロップ
35の出力端子Ｑからの出力信号である垂直同期サンプリ
ングパルス信号VSAMPが１fHの25％のタイミングにおい
てクロックCLK の１パルスの期間だけローレベルにな
る。

【００４３】また、スケジュールカウンタ回路２のカウ
ンタ回路21のカウンタ値出力が１fHに相当するカウンタ
値の75％になった時点で第３のNANDゲート33からローレ
ベルの信号が出力されるので、これが第２のD-フリップ
フロップ36の入力端子Ｄに与えられ、図７(b) に示され
ているように、第２のD-フリップフロップ36の出力端子
Ｑからの出力信号である割り込みマスク解除タイミング
パルス信号FH75が１fHの75％のタイミングにおいてクロ
ックCLK の１パルスの期間だけローレベルになる。同時
に、第３のNANDゲート33の出力信号はORゲート34を介し
て第１のD-フリップフロップ35の入力端子Ｄにも与えら
れているので、図７(c) に示されているように、第１の
D-フリップフロップ35の出力信号である垂直同期サンプ
リングパルス信号VSAMP も１fHの75％のタイミングにお
いてクロックCLK の１パルスの期間だけローレベルにな
る。

【００４４】ところで、 J-Kフリップフロップ37はフィ
ールド判別回路５に与えられるハーフＨ信号HALFを発生
するために備えられている。即ち、水平割り込み受け付
け回路１から水平同期信号HDが発生された時点では J-K
フリップフロップ37の負論理の入力端子Ｊにローレベル
の信号が、入力端子Ｋには第２のNANDゲート32からハイ
レベルの信号がそれぞれ入力されるの。このため、 J-K
フリップフロップ37の出力端子Ｑからの出力信号である
ハーフＨ信号HALFは図９(b) 及び(bb)に示されているよ
うにハイレベルに転じる。そして、NANDゲート32の出力
信号が１fHの50％の時点でローレベルに転じるので図９
(b) 及び(bb)に示されているように J-Kフリップフロッ
プ37の出力端子Ｑからの出力信号はローレベルに転じ
る。この J-Kフリップフロップ37の出力端子Ｑからの出
力信号がハーフＨ信号HALFとしてフィールド判別回路５
に与えられている。

【００４５】垂直割り込み受け付け回路４は前述の如く
D-フリップフロップ41にて構成されているが、その入力
端子Ｄには複合同期信号SYNCが、入力端子Ｔにはタイミ
ングデコード回路３の第１のD-フリップフロップ35の出
力信号である垂直同期サンプリングパルス信号VSAMP
が、リセット端子Ｒにはリセット信号RST がそれぞれ入
力されている。

【００４６】このD-フリップフロップ41は入力端子Ｄに
入力されている複合同期信号SYNCを入力端子Ｔに入力さ
れている垂直同期サンプリングパルス信号VSAMP のタイ
ミングで取り込むのでその出力端子Ｑからの出力信号
は、図７(d) に示されているように、垂直同期信号VDに
なる。

【００４７】フィールド判別回路５は前述の如くD-フリ
ップフロップ51にて構成されているが、その入力端子Ｄ
にはタイミングデコード回路３の J-Kフリップフロップ
37の出力信号であるハーフＨ信号HALFは、入力端子Ｔに
は上述の垂直割り込み受け付け回路４の出力信号である
垂直同期信号VDが、リセット端子Ｒにはリセット信号RS
T がそれぞれ入力されている。

【００４８】このD-フリップフロップ51は入力端子Ｄに
入力されている図９(b) 及び(bb)に示されているような
ハーフＨ信号HALFを入力端子Ｔに入力されている図９
(c) 及び(cc)に示されているような垂直同期信号VDのタ
イミングで取り込むので、その出力端子Ｑからの出力信
号は、図９(d) 及び(dd)に示されているように、１フィ
ールド毎に反転するフィールド判別信号FSELになる。

【００４９】

【発明の効果】以上に詳述したように本発明の複合同期
信号分離回路によれば、回路構成をディジタル化したた
め、時定数等の調整を行う必要が無くなり且つ周囲温度
の影響を受け難い複合同期信号分離回路を得ることが出
来る。

【００５０】また本発明の複合同期信号分離回路によれ
ば、水平割り込み受け付け回路に割り込みマスク機能を
付加してあるので、複合同期信号の垂直帰線期間の前後
に含まれる50％fHの信号を除去して水平同期信号を分離
することが可能になる。

【００５１】更に本発明の複合同期信号分離回路によれ
ば、水平同期信号で管理された信号で垂直同期信号の分
離を行っているので、水平同期信号と垂直同期信号との
間の位相差が安定する。

【図面の簡単な説明】

【図１】本発明に係る複合同期信号分離回路の基本的構
成を示すブロック図である。

【図２】本発明の複合同期信号分離回路の水平割り込み
受け付け回路の具体的回路構成を示す回路図である。

【図３】本発明の複合同期信号分離回路のスケジュール
カウンタ回路の具体的な構成を示す回路図である。

【図４】本発明の複合同期信号分離回路のタイミングデ
コード回路の具体的な構成を示す回路図である。

【図５】本発明の複合同期信号分離回路の垂直割り込み
受け付け回路の具体的構成を示す回路図である。

【図６】本発明の複合同期信号分離回路のフィールド判
別回路の具体的構成を示す回路図である。

【図７】本発明の複合同期信号分離回路の動作説明のた
めのタイミングチャートである。

【図８】本発明の水平割り込み受け付け回路の動作状態
を示すタイミングチャートである。

【図９】本発明の複合同期信号分離回路の動作説明のた
めのタイミングチャートである。

【図１０】従来技術の一例としてのアナログ回路による
複合同期信号分離回路の構成を示す回路図である。

【図１１】従来例の動作状態を示すタイミングチャート
である。

【符号の説明】 １ 水平割り込み受け付け回路 ２ スケジュールカウンタ回路 ３ タイミングデコード回路 ４ 垂直割り込み受け付け回路 ５ フィールド判別回路

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【手続補正書】

【提出日】平成４年１０月２０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】複合同期信号SYNCは抵抗6aを介してコンパ
レータ８の−側入力端子に入力されている。抵抗6aとコ
ンパレータ８の−側入力端子との間には、一端を接地電
位に接続されたコンデンサ７の他端が接続されており、
抵抗6aとで積分回路を構成している。抵抗6bと6cとは直
列に接続されていてその一端が電源電位に、他端が接地
電位に接続された分圧回路を構成している。そして、両
抵抗6b, 6cの接続点で発生される電位がしきい値として
コンパレータ８の＋側入力端子に与えられている。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】このような複合同期信号SYNCが抵抗6aとコ
ンデンサ７とで構成される積分回路に入力されると、図
１１(b) に示されているような鋸歯状の積分波形信号SA
が出力される。この積分波形信号SAはコンパレータ８の
−側入力端子に入力され、コンパレータ８の＋側入力端
子に入力されているしきい値電位以上である場合はハイ
レベルに、以下である場合はローレベルに整形された信
号がコンパレータ８から図１１(c) に示されているよう
に出力される。このコンパレータ８からの出力信号が垂
直同期信号VDである。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００８

【補正方法】変更

【補正内容】

【０００８】

【発明が解決しようとする課題】上述のような従来の複
合同期信号分離回路では、垂直同期信号の分離をアナロ
グ構成の積分回路により行っているため、抵抗とコンデ
ンサとで構成されている積分回路の時定数を調整する必
要があり、また入力される複合同期信号SYNCのレベル,
装置の周囲温度等によっても水平同期信号と垂直同期信
号との間に位相のズレが生じる可能性があった。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００４８

【補正方法】変更

【補正内容】

【００４８】このD-フリップフロップ51は入力端子Ｄに
入力されている図９(b) 及び(bb)に示されているような
ハーフＨ信号HALFを入力端子Ｔに入力されている図９
(c) 及び(cc)に示されているような垂直同期信号VDのタ
イミングで取り込むので、その出力端子Ｑからの出力信
号は、図９(d) 及び(dd)に示されているように、奇数フ
ィールドにおいてはハイレベル信号を、偶数フィールド
においてはローレベル信号をそれぞれ出力するフィール
ド判別信号FSELになる。

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図９

【補正方法】変更

【補正内容】

【図９】

Claims (2)

【特許請求の範囲】
1. 【請求項１】 水平同期信号と垂直同期信号とが複合さ
   れた複合同期信号から前記両同期信号をそれぞれ分離す
   る複合同期信号分離回路において、 リセット状態において複合同期信号の有意なレベルの変
   化を検出した場合に水平同期信号として出力すると共
   に、その出力信号の状態を固定する水平同期信号分離回
   路と、 該水平同期信号分離回路が出力する水平同期信号により
   リセットされ、１水平同期期間に所定のカウント値をカ
   ウントしつつ出力するカウンタ回路と、 該カウンタ回路が出力するカウント値をデコードし、１
   水平同期期間の開始時点から１/4, １/2, ３/4の時点で
   それぞれ第１, 第２, 第３のタイミング信号を出力する
   デコード回路と、 前記第１及び第３のタイミング信号の各出力タイミング
   において複合同期信号のレベルが前記第１及び第３の前
   回の出力タイミングと異なる場合に自身の出力信号のレ
   ベルをそれぞれ反転させることにより垂直同期信号を出
   力する垂直同期信号分離回路とを備え、 前記水平同期信号分離回路は、前記第３のタイミング信
   号によりリセットされるべくなしてあることを特徴とす
   る複合同期信号分離回路。
2. 【請求項２】 請求項１に記載の複合同期信号分離回路
   において、 更に、前記垂直同期信号分離回路からの垂直同期信号の
   各出力タイミングにおいて前記第２のタイミング信号の
   レベルが垂直同期信号の前回の出力タイミングと異なる
   場合に自身の出力信号のレベルをそれぞれ反転させるこ
   とによりフィールド判別信号を出力するフィールド判別
   回路を備えたことを特徴とする複合同期信号分離回路。