JPS6032379B2 - デイジタル同期信号分離回路 - Google Patents
デイジタル同期信号分離回路Info
- Publication number
- JPS6032379B2 JPS6032379B2 JP8753076A JP8753076A JPS6032379B2 JP S6032379 B2 JPS6032379 B2 JP S6032379B2 JP 8753076 A JP8753076 A JP 8753076A JP 8753076 A JP8753076 A JP 8753076A JP S6032379 B2 JPS6032379 B2 JP S6032379B2
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- JP
- Japan
- Prior art keywords
- synchronizing signal
- signal
- pulse
- output
- composite
- Prior art date
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- Expired
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Description
【発明の詳細な説明】
本発明は影像信号中に含まれる複合同期パルスの垂直同
期信号成分をディジタル的に取出す同期信号分離回路に
関する。
期信号成分をディジタル的に取出す同期信号分離回路に
関する。
従来影像信号より同期信号を分離し、複合同期パルスを
得て、複合同期パルス中の垂直同期成分のみを分離する
場合は複合同期パルスを低減フィルタを介して、周波数
分離を行ない垂直同期信号成分を取出していた。
得て、複合同期パルス中の垂直同期成分のみを分離する
場合は複合同期パルスを低減フィルタを介して、周波数
分離を行ない垂直同期信号成分を取出していた。
このような従来の分離方式であると、低減フィル夕を構
成するために大容量のコンデンサ等を使用する必要があ
るので、１．Ｃ化に適さない。本発明は従来のコンデン
サを必要とするアナログ方式にかえて１．Ｃ化に通した
ディジタル方式により垂直同期信号成分を取出すディジ
タル同期信号分離回路を提供するものである。本発明の
一実施例を図面に基づいて説明する。第１図に於て、１
はクロックパルス発生回路で、該クロックパルス発生回
路１より得られるクロックパルスは計数回路２に入力さ
れる。一方端子３から映像信号が複合同期信号分離回路
４に入力され、複合同期信号分離回路４より得られる複
合同期信号を計数回路２のリセット信号として計数回路
２に加える。計数回路２はＪ−Ｋフリツプフロップ５，
６により構成され、クロックパルスはＪ‐Ｋフリツプフ
ロツプ５のＴ入力に入力され、複合同期信号はＪ−Ｋフ
リップフロップ５，６の各々のＲ端子に入力される。ま
た複合同期信号のパルス中の期間のみ計数回路２が動作
し、パルス中の期間以外はリセット状態となるようＲ端
子から複合同期信号を加える。計数回路２が計数可能な
状態、つまりリセットパルスがＬレベルの時、計数回路
２はＴ端子に加わるクロックパルスを計数する。
成するために大容量のコンデンサ等を使用する必要があ
るので、１．Ｃ化に適さない。本発明は従来のコンデン
サを必要とするアナログ方式にかえて１．Ｃ化に通した
ディジタル方式により垂直同期信号成分を取出すディジ
タル同期信号分離回路を提供するものである。本発明の
一実施例を図面に基づいて説明する。第１図に於て、１
はクロックパルス発生回路で、該クロックパルス発生回
路１より得られるクロックパルスは計数回路２に入力さ
れる。一方端子３から映像信号が複合同期信号分離回路
４に入力され、複合同期信号分離回路４より得られる複
合同期信号を計数回路２のリセット信号として計数回路
２に加える。計数回路２はＪ−Ｋフリツプフロップ５，
６により構成され、クロックパルスはＪ‐Ｋフリツプフ
ロツプ５のＴ入力に入力され、複合同期信号はＪ−Ｋフ
リップフロップ５，６の各々のＲ端子に入力される。ま
た複合同期信号のパルス中の期間のみ計数回路２が動作
し、パルス中の期間以外はリセット状態となるようＲ端
子から複合同期信号を加える。計数回路２が計数可能な
状態、つまりリセットパルスがＬレベルの時、計数回路
２はＴ端子に加わるクロックパルスを計数する。
ここではクロックパルスが２個入力された時、計数回路
２のＪ−Ｋフリツプフロツプ６のＱ端子が１１レベルか
らＬレベルに変わりＪ一Ｋフリップフロップ５のＪ−Ｋ
入力端子をＬレベルにするので計数回路２は計数を停止
する。一方複合同期信号分離回路４の出力をＫ段（任意
の整数）よりなる分周回路７で分周する。分周回路７は
例えば３段のフリツプフロップ８，９，１０よりなり、
各々の分周用フリツプフロップ８，９，１０の出力と前
記計数回路２の出力をＮＡＮＤゲート１ １でゲートし
、出力端子１２にゲ−ト出力を得る。以上の構成で仮に
クロックパルス発生回路１のクロック周波数が１５皿Ｈ
Ｚとすると、クロックパルスの周期は６．６仏 ｓｅｃ
となる。また複合同期信号中の水平同期信号のパルス中
は、０．０９日（５．０８ム ｓｅｃ）であり、複合同
期信号中の水平同期信号のパルス中が計数回路２の計数
可能時である場合、クロックパルスは１個もしくは０個
あるので計数回路２の出力は変化しない。一方複合同期
信号中の垂直同期補助等価パルスのパルス中は０．０４
日（２．５４山 ｓｅｃ）で水平同期信号と同様にして
計数回路２の出力は変化しない。また垂直同期信号成分
は０．弧−０．０級＝０．４２日（２６．７山 ｓｅｃ
）であるのでクロツクパルス周期が６．６仏 ｓｅｃで
ある時、４個のクロックパルスを計数する事ができる。
よって計数回路２の出力は２個目のクロツクパルスによ
り変化する。この動作により複合同期信号中の垂直同期
信号成分のみ計数回路２に出力が得られる。垂直同期信
号成分中の１パルスのみ抽出するために計数回路２の出
力と複合同期信号を分周した分周回路７の出力とをＮＡ
ＮＤゲート１ １でゲートすることにより複合同期信号
中の垂直同期信号成分を分離することができる。次に動
作を波形図において説明する。
２のＪ−Ｋフリツプフロツプ６のＱ端子が１１レベルか
らＬレベルに変わりＪ一Ｋフリップフロップ５のＪ−Ｋ
入力端子をＬレベルにするので計数回路２は計数を停止
する。一方複合同期信号分離回路４の出力をＫ段（任意
の整数）よりなる分周回路７で分周する。分周回路７は
例えば３段のフリツプフロップ８，９，１０よりなり、
各々の分周用フリツプフロップ８，９，１０の出力と前
記計数回路２の出力をＮＡＮＤゲート１ １でゲートし
、出力端子１２にゲ−ト出力を得る。以上の構成で仮に
クロックパルス発生回路１のクロック周波数が１５皿Ｈ
Ｚとすると、クロックパルスの周期は６．６仏 ｓｅｃ
となる。また複合同期信号中の水平同期信号のパルス中
は、０．０９日（５．０８ム ｓｅｃ）であり、複合同
期信号中の水平同期信号のパルス中が計数回路２の計数
可能時である場合、クロックパルスは１個もしくは０個
あるので計数回路２の出力は変化しない。一方複合同期
信号中の垂直同期補助等価パルスのパルス中は０．０４
日（２．５４山 ｓｅｃ）で水平同期信号と同様にして
計数回路２の出力は変化しない。また垂直同期信号成分
は０．弧−０．０級＝０．４２日（２６．７山 ｓｅｃ
）であるのでクロツクパルス周期が６．６仏 ｓｅｃで
ある時、４個のクロックパルスを計数する事ができる。
よって計数回路２の出力は２個目のクロツクパルスによ
り変化する。この動作により複合同期信号中の垂直同期
信号成分のみ計数回路２に出力が得られる。垂直同期信
号成分中の１パルスのみ抽出するために計数回路２の出
力と複合同期信号を分周した分周回路７の出力とをＮＡ
ＮＤゲート１ １でゲートすることにより複合同期信号
中の垂直同期信号成分を分離することができる。次に動
作を波形図において説明する。
第２図では第１図の各部波形図を示す。端子３に加えら
れる映像信号波形をＡに示す。第２図Ａに示す映像信号
中の複合同期信号を複合同期信号分離回路４により分離
し、Ａ′の部分の複合同期信号をＢに示す。第２図Ｂ中
のＢ′は垂直帰線消去期間と呼ばれ、一つの映像の終わ
りから一つの映像の初めの期間を示し、この間に垂直同
期信号〔汎〕と補助等価パルスが前後〔汎〕設けられて
いる。水平同期信号周期はＩＨ（６３．５ム ｓｅｃ）
であるが、パルス中はｏ．ｏ班（５．０８〃 ｓｅｃ）
、補助等価パルス中は０．０岬（２．５４〃 ｓｅｃ）
、垂直同期信号中の等化パルス中は０．母‐０．０９Ｈ
＝０．４２日（２６．６７〃ｓｅｃ）である。以上の複
合同期信号中の水平及び垂直同期信号のパルス中が、計
数回路２に加わるＬレベルの部分で、計数回路２の計数
動作可能とする期間である。クロック周波数が１５皿Ｈ
Ｚ（Ｔ＝６６〃 ｓｅｃ）の時、計数回路２が計数動作
を行なう期間に入力されるクロックパルスの状態をＣに
示す。計数回路２は２個もしくは２個以上のクロツクパ
ルスが入力されないと出力端子Ｊ−Ｋフリツプフロツプ
６のＱは変化しないので、Ｄに示すように垂直同期信号
成分中のみ計数回路２に出力が得られる。第２図Ｅ，Ｆ
，Ｇは分周回路７のフリップフロップ８，９，１０の各
々の出力波形で、計数回路２の出力Ｄと分周回路７の出
力Ｅ，Ｆ，ＧとからＮＡＮＤゲート１ １で第２図日が
垂直同期信号として得られる。クロツク周波数が高くて
複合同期信号中の水平同期信号パルス中内にクロックパ
ルスが１個以上の場合例えば、５００ＫＨ２（２ム ｓ
ｅｃ）のクロツク周波数を用いる時、水平同期信号パル
ス中内に最大３個のクロックパルスが計数されるので、
計数回路２は４個もしくはそれ以上の計数を行なうよう
Ｊ−Ｋフリップフロップの段数を増加し、４個以内のク
ロックパルスの入力に対しては計数回路２の出力として
表われないように構成すれば同機に垂直同期信号成分を
抽出することが可能となる。
れる映像信号波形をＡに示す。第２図Ａに示す映像信号
中の複合同期信号を複合同期信号分離回路４により分離
し、Ａ′の部分の複合同期信号をＢに示す。第２図Ｂ中
のＢ′は垂直帰線消去期間と呼ばれ、一つの映像の終わ
りから一つの映像の初めの期間を示し、この間に垂直同
期信号〔汎〕と補助等価パルスが前後〔汎〕設けられて
いる。水平同期信号周期はＩＨ（６３．５ム ｓｅｃ）
であるが、パルス中はｏ．ｏ班（５．０８〃 ｓｅｃ）
、補助等価パルス中は０．０岬（２．５４〃 ｓｅｃ）
、垂直同期信号中の等化パルス中は０．母‐０．０９Ｈ
＝０．４２日（２６．６７〃ｓｅｃ）である。以上の複
合同期信号中の水平及び垂直同期信号のパルス中が、計
数回路２に加わるＬレベルの部分で、計数回路２の計数
動作可能とする期間である。クロック周波数が１５皿Ｈ
Ｚ（Ｔ＝６６〃 ｓｅｃ）の時、計数回路２が計数動作
を行なう期間に入力されるクロックパルスの状態をＣに
示す。計数回路２は２個もしくは２個以上のクロツクパ
ルスが入力されないと出力端子Ｊ−Ｋフリツプフロツプ
６のＱは変化しないので、Ｄに示すように垂直同期信号
成分中のみ計数回路２に出力が得られる。第２図Ｅ，Ｆ
，Ｇは分周回路７のフリップフロップ８，９，１０の各
々の出力波形で、計数回路２の出力Ｄと分周回路７の出
力Ｅ，Ｆ，ＧとからＮＡＮＤゲート１ １で第２図日が
垂直同期信号として得られる。クロツク周波数が高くて
複合同期信号中の水平同期信号パルス中内にクロックパ
ルスが１個以上の場合例えば、５００ＫＨ２（２ム ｓ
ｅｃ）のクロツク周波数を用いる時、水平同期信号パル
ス中内に最大３個のクロックパルスが計数されるので、
計数回路２は４個もしくはそれ以上の計数を行なうよう
Ｊ−Ｋフリップフロップの段数を増加し、４個以内のク
ロックパルスの入力に対しては計数回路２の出力として
表われないように構成すれば同機に垂直同期信号成分を
抽出することが可能となる。
以上述べたように本発明によれば低減フィルタ等を用い
るアナログ方式と異なり、コンデンサを用いることなく
垂直同期信号を分離することができ、集積回路化に通し
た同期分離回路を得ることができるものである。
るアナログ方式と異なり、コンデンサを用いることなく
垂直同期信号を分離することができ、集積回路化に通し
た同期分離回路を得ることができるものである。
第１図は本発明の−実施例を示すブロック図、第２図は
その各部の波形図である。 １・・・・・・クロックパルス発生回路、２・・…・計
数回路、４・・・・・・複合同期信号分離回路、７・・
・・・・分周回路、１ １・・・・・・ＮＡＮＤゲート
。 第／図 舞ク図
その各部の波形図である。 １・・・・・・クロックパルス発生回路、２・・…・計
数回路、４・・・・・・複合同期信号分離回路、７・・
・・・・分周回路、１ １・・・・・・ＮＡＮＤゲート
。 第／図 舞ク図
Claims (1)
- １ 映像信号中に含まれる水平および垂直同期信号を分
離する複合同期信号分離手段と、前記垂直同期信号中の
等価パルス期間にＮ個以上（Ｎは２以上の整数）のパル
スが存在するような周波数のクロツクパルスを発生する
クロツクパルス発生手段と、前記複合同期信号分離手段
より得られる複合同期信号がリセツトパルスとして印加
されてその複合同期信号のパルス期間に前記クロツクパ
ルス発生手段からのクロツクパルスを計数しかつその計
数値が前記Ｎ以下でしかも前記水平同期信号のパルス期
間に存在する前記クロツクパルスの数よりも大きい予じ
め定められた数値ｎ（ｎは正の整数）に達したときに出
力を発生する計数手段と、前記複合同期信号分離手段か
らの複合同期信号を分周する複数段の分周手段と、この
分周手段の各段の各々の出力を論理積出力として前記垂
直同期信号中の予じめ定められた等価パルス期間に対応
する区間のパルス信号を作成して前記計数手段の出力を
ゲートするゲート手段とを備え、前記ゲート手段の出力
として垂直同期信号を得る構成としたデイジタル同期信
号分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8753076A JPS6032379B2 (ja) | 1976-07-21 | 1976-07-21 | デイジタル同期信号分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8753076A JPS6032379B2 (ja) | 1976-07-21 | 1976-07-21 | デイジタル同期信号分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5313310A JPS5313310A (en) | 1978-02-06 |
| JPS6032379B2 true JPS6032379B2 (ja) | 1985-07-27 |
Family
ID=13917540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8753076A Expired JPS6032379B2 (ja) | 1976-07-21 | 1976-07-21 | デイジタル同期信号分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032379B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3037987C2 (de) * | 1980-10-08 | 1985-07-25 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum Ermitteln eines Impulses bestimmter Mindestlänge in einem Impulsgemisch |
-
1976
- 1976-07-21 JP JP8753076A patent/JPS6032379B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5313310A (en) | 1978-02-06 |
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