JP2642242B2 - パイロットバーストゲートパルス発生装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ビデオテープレコーダ（VTR）の信号処理
装置に関し、特にPAL方式のＳ−VHS規格に基づく複合映
像信号中のパイロットバースト信号を抽出するのに適し
たパイロットバーストゲートパルスの発生装置に関する
ものである。

従来の技術 PAL方式のVHS規格に基づく複合映像信号中には、水平
同期信号の前端（アクティブエッジ）から４μsec遅れ
たタイミングに４μsec幅のバースト信号が含まれてお
り、バースト信号からさらに所定時間遅れたタイミング
に映像信号が含まれている。一方、PAL方式のＳ−VHS規
格に基づく複合映像信号中には、水平同期信号のアクテ
ィブエッジから0.8μsec遅れたタイミングに2.4μsec幅
のパイロットバースト信号が含まれており、このパイロ
ットバースト信号からさらに所定時間遅れたタイミング
に上述のVHS規格と同一のバースト信号および映像信号
が含まれている。

このようなＳ−VHS規格による複合映像信号から映像
信号を再生する際には、水平同期信号に基づいたパイロ
ットバーストゲートパルス信号を作成し、このパイロッ
トバーストゲートパルス信号によってパイロットバース
ト信号を抽出する必要がある。

第５図に従来のこの種のパイロットバーストゲートパ
ルス発生装置の回路構成の一例を示す。第６図は、第５
図の各部の電圧波形を示すタイムチャートである。

この従来の装置は、入力端子２より入力されるテレビ
ジョン信号の水平同期信号（Hss）のアクティブエッジ
でトリガされ、入力端子１より入力されるクロック信号
の１〜２周期分のリセットパルス3aを発生するリセット
パルス発生回路３と、リセットパルス3aがリセット端子
に入力され、入力端子１に入力されるクロック信号を
カウントするカウンタ４と、互いにカップリングされた
NANDゲート９〜12から形成され、リセットパルスとして
リセットパルス3aが印加され、セットパルスとしてそれ
ぞれインバータ5,6を介してカウンタ４の第１のデコー
ド出力（）信号、第２のデコード出力（）信号が印
加される第１、第２のラッチ回路7,8と、第１のラッチ
回路７の出力信号7aを一方の入力端子に入力し、インバ
ータ13を介して第２のラッチ回路８の出力信号8aの他方
の入力端子に入力し、出力信号（パイロットバーストゲ
ートパルス）Ｐを出力端子15へ出力するANDゲート14か
ら構成されている。

上記構成による動作を第６図に従って説明する。

まず、水平同期信号（Hss）のアクティブエッジが到
来すると、クロック信号１〜２周期分のパルス幅のリセ
ッとパルス3aがリセットパルス発生回路３により発生さ
れ、このリセットパルス3aによりカウンタ４がリセット
され、以後クロック信号によりカウントが開始される。
カウンタ４のカウントが第１のデコード値Ａに達した時
点で第１のラッチ回路７がセットされ、その出力が０か
ら１に移行し、カウンタ４のカウント第２のデコード値
Ｂに達した時点で第２のラッチ回路８の反転出力（イン
バータ13出力）が１から０になるので、第１のラッチ回
路７の出力信号7aと第２のラッチ回路８の反転出力信号
13aとの論理積（正論理）出力によりパイロットバース
トゲートパルス信号15aが出力される。

しかしながら、以上に示しパイロットバーストゲート
パルス発生装置では、入力の水平同期信号（Hss）のア
クティブエッジからの時間遅れの極めて小さいパイロッ
トバーストゲートパルス（規格では0.8μsec±0.3μse
c）を発生させるのに困難があった。すなわち、テレビ
ジョン信号の複合同期信号から水平同期信号（Hss）を
分離して得る段階でほぼ0.8μsec程度は遅れてしまい、
もはや同期分離される前の水平同期信号（Hss）のアク
ティブエッジに対して0.8μsec遅延したタイミングにパ
イロットバーストゲートパルスを発生させることはでき
なかった。

そこで、特願昭63−299798号（昭和63年11月28日）に
おいて、このような問題を解決するパイロットバースト
ゲートパルス発生装置が提案されている。この発生装置
を第７図の回路構成図、第８図の第７図の要部電圧波形
を示すタイムチャートに従って説明する。なお、第５図
の構成と同一の構成には同一の符号を付して説明を省略
する。

第７図において、16はディジタルモノマルチバイブレ
ータであり、リセットパルス発生回路３からのリセット
パルス3aによりトリガされ、クロック信号により水平同
期信号（Hss）の１周期より短いパルス16aを出力する。
このパルス16aは1/2分周器17と第２のリセットパルス発
生回路24に供給される。1/2分周器17は、パルス16aの立
下りエッジでトリガされ、パルス16aを1/2分周したパル
ス17aを出力し、また第２のリセットパルス発生回路24
は、パルス16aのアクティブエッジでトリガされ、入力
端子１より入力されるクロック信号の１〜２周期分のリ
セットパルス24aを発生し、第１、第２のラッチ回路7,8
へリセットパルスとして供給する。18,19は、一方の入
力端子にはリセットパルス3aが入力され、他方の入力端
子にはそれぞれ1/2分周器17のパルス17a,▲▼が
入力される第１、第２のANDゲート18,19であり、第２の
ANDゲート19の出力信号19aは第１のカウンタ20のリセッ
ト端子に入力され、第１のANDゲート18の出力信号18a
は第２のカウンタ21のリセット端子に入力される。第
１、第２のカウンタ20,21は、それぞれリセットパルス1
8a、19aでリセットされ、入力端子１に入力されるクロ
ック信号をカウントし、それぞれ第１の値A,A′に達す
ると、第１のデコード出力（），（▲▼）信号を
出力し、第２の値B,B′に達すると第２のデコード出力
（），（▲▼）信号を出力する。第１のラッチ回
路７にはセットパルスとして、第１のデコード出力
（），（▲▼）信号を入力とするNORゲート22の
出力信号が入力され、第２のラッチ回路８にはセットパ
ルスとして、第２のデコード出力（），（▲▼）
信号を入力するNORゲート23の出力信号が入力される。

上記構成による動作を第８図に従って説明する。

リセットパルス発生回路３により水平同期信号（Hs
s）に同期してリセットパルス3aが発生され、このリセ
ットパルス3aにトリガされてディジタルモノマルチバイ
ブレータ16によりクロック信号により水平同期信号（Hs
s）の１周期より短いパルス16aが出力されると、1/2分
周器17よりパルス16aを1/2分周したパルス17a、▲
▼が出力され第１のANDゲート18、第２のANDゲート19
からリセットパルス18a、19aが水平同期信号（Hss）に
同期して交互に出力される。第１、第２のカウンタ20,2
1は、それぞれリセットパルス18a,19aでリセットされ、
入力端子１に入力されるクロック信号をカウントし、す
なわち２水平同期期間にわたって交互にカウント動作を
行い、それぞれ第１のデコード値A,A′に達すると、第
１のデコード出力（），（▲▼）信号を出力し、
第２のデコード値B,B′に達すると第２のデコード出力
（），（▲▼）信号を出力する。第１、第２のラ
ッチ回路7,8はそれぞれ第１のデコード出力（），
（▲▼）信号，第２のデコード出力（），（▲
▼）信号でセットされ、またリセットパルス24aでリ
セットされる。このとき、第１、第２のカウンタ20,21
は1H期間前の水平同期信号（Hss）のアクティブエッジ
によりリセットされ、そこからカウント動作を開始する
ため、リセットのタイミングから第１、第２の値A,B
（Ａ′,B′）に達するまでの時間間隔は充分長くなり、
その間に到来する水平同期信号（Hss）のアクティブエ
ッジから0.8μsecのタイミングに第１のデコード値A,
A′となるように第１、第２のカウンタ20,21を設定すれ
ば、Ｓ−VHS規格に合った各値間（Ａ−B,A′−Ｂ′間）
のみハイレベルとなる正確なパイロットバーストゲート
パルスを発生することができる。

発明が解決しようとする課題 このように、第５図、第６図に示した従来例において
は、各水平同期信号（Hss）のアクティブエッジから極
わずかだけ遅れたタイミングに安定したパイロットバー
ストゲートパルスを発生させることができないという問
題があった。

また、第７図、第８図に示した従来例においては、各
水平同期信号（Hss）のアクティブエッジから極わずか
だけ遅れたタイミングに安定したパイロットバーストゲ
ートパルスを発生させることができるものの、カウンタ
が２個必要であり、かつカウントが２水平同期期間にわ
たることから各カウンタの段数も多くなるため、回路規
模が大きくなり、集積回路化に問題があった。

本発明は、上記問題を解決するものであり、各水平同
期信号（Hss）のアクティブエッジから極わずかだけ遅
れたタイミングに安定したパイロットバーストゲートパ
ルスを発生させることができ、その回路規模を縮小し、
集積回路化に適したパイロッドバーストゲートパルス発
生装置を提供することを目的とするものである。

課題を解決するための手段 上記問題を解決するため本発明のパイロットバースト
ゲートパルス発生装置は、水平同期信号の前端に応答し
て初期設定され、１水平同期期間を１周期としてカウン
ト動作を行う第１のカウンタ手段と、前記第１のカウン
タ手段の第１のカウント周期における第１のカウント値
によってカウント動作を開始し、上記第１のカウント手
段の第２のカウント周期における第２のカウント値によ
ってカウント動作を停止し、かつ上記第１のカウンタ手
段の第２のカウント周期における第１のカウント値まで
カウント動作を停止し続ける第２のカウンタ手段と、前
記第２のカウンタ手段の各カウント周期において予め定
められた第1,第２のカウント値に応答してパルスを発生
するパルス発生手段を備え、前記パルスを出力信号とし
て取り出すことを特徴とするものである。

また、第２の発生は、繰り返し入力される複数の水平
同期信号の前端に応答して１水平同期期間より短いパル
ス幅の第１のパルスを発生する第１のパルス発生手段
と、前記第１のパルス毎の終端に応答して初期設定さ
れ、カウント動作を繰り返すカウンタ手段と、前記カウ
ンタ手段の各カウント周期において予め定められた第1,
第２のカウント値に応答して第２のパルスを発生する第
２のパルス発生手段を備え、前記第２のパルスを出力信
号として取り出すことを特徴とするものである。

作用 上記本発明の構成によれば、第１のカウンタ手段の第
１のカウント周期における第１のカウント値を基準とし
て、すなわち１水平同期期間だけ前の水平同期信号のア
クティブエッジより所定時間後に第２のカウンタ手段は
カウントを開始し、その間に到来する本来の水平同期信
号のパイロットバーストパルスに合致したカウント値に
応答したパイロットバーストゲートパルスが発生され
る。

また第２の発明の構成によれば、第１のパルス発生手
段のパルス終端を基準として、すなわち１水平同期期間
だけ前の水平同期信号のアクティブエッジより所定時間
後にカウンタ手段はカウントを開始し、その間に到来す
る本来の水平同期信号のパイロットバースパルスに合致
したカウント値に応答したパイロットバーストゲートパ
ルスが発生される。

よって、基準となる１水平期間前の水平同期信号とパ
イロットバーストゲートパルスとの間に充分な時間間隔
をとることができ、この時間間隔内に本来の水平同期信
号が到来するため、本来の水平同期信号のアクティブエ
ッジから極わずかだけ遅れたタイミングに安定したパイ
ロットバーストゲートパルスを発生させることができ
る。しかも、上記作用を１水平同期期間を１周期として
カウント動作を行うカウンタ手段で実現できるから、カ
ウンタの段数を少なくでき、回路規模を小さくし、集積
回路化に適したパイロットバーストゲートパルス発生装
置が得られる。

実施例 以下、本発明の一実施例を図面に基づいて説明する。
なお、従来例の第５図、第７図と同一の構成には同一の
符号を付して説明を省略する。

第１図は回路構成図、第２図は第１図の要部電圧波形
を示すタイムチャートである。

リセットパルス3aがリセット端子に入力され、入力
端子１に入力されるクロック信号をカウントする第１の
カウンタ25と、第１のラッチ回路７の出力信号7aを一方
の入力端子に入力し、インバータ13を介して第２のラッ
チ回路８の出力信号8aを他方の入力端子に入力するORゲ
ート44と、ORゲート44の出力信号44aがリセット端子
に入力され、入力端子１に入力されるクロック信号をカ
ウントする第２のカウンタ28が設けられ、さらに互いに
カップリングされたNANDゲート31〜34から形成され、リ
セットパルスとしてANDゲート14の出力信号14aが印加さ
れ、セットパルスとしてそれぞれインバータ35,36を介
して第２のカウンタ28の第１のデコード出力（）信
号、第２のデコード出力（）信号が印加される第３、
第４のラッチ回路29,30と、第３のラッチ回路29の出力
信号29aを一方の入力端子に入力し、インバータ37を介
して第４のラッチ回路30の出力信号30aを他方の入力端
子に入力し、出力信号（パイロットバーストゲートパル
ス）38aを出力端子39へ出力するANDゲート38が付加され
ている。

上記構成による動作を第２図のタイムチャートに従っ
て説明する。

まずリセットパルス発生回路３は水平同期信号（Hs
s）のアクティブエッジでトリガされ、クロック信号の
１〜２周期分のパルス幅のリセットパルス3aを発生す
る。第１のカウンタ25は、このリセットパルス3aにより
リセットされ、クロック信号をカウントする。この第１
のカウンタ25の第１のデコード値Ａは、水平同期信号
（Hss）より前のタイミングに設定され、第２のデコー
ド値Ｂは、水平同期信号（Hss）より後のタイミングに
設定されている。第１のラッチ回路７により第１のデコ
ード値Ａでハイレベルとなり、リセットパルス3aでロー
レベルとなる出力パルス7aが得られ、一方インバータ13
の出力には、第２のラッチ回路８によりリセットパルス
3aに同期してハイレベルとなり、第２のデコード値Ｂに
同期してローレベルとなる出力パルス13aが得られ、OR
ゲート44により、水平同期信号（Hss）を充分にカバー
するパルス出力信号44aが得られる。

このパルス出力信号44aは第２のカウンタ28のリセッ
ト端子に入力され、第２のカウンタ28はこの信号によ
りリセットが解除され、クロック信号をカウントする。
第２図から明らかなように、第２のカウンタ28のリセッ
トが解除されるタイミングはパルス出力信号44aのアク
ティブエッジと一致しており、かつ第１のカウンタ25の
第１のデコード値Ａで決まる。したがって、第２のカウ
ンタ28は、第１のカウンタ25の第１のデコード値Ａ以降
の値をカウントし続ける。そしてパルス出力信号44aの
立下りエッジでリセットされると、次のアクティブエッ
ジによってリセットが解除されるまでリセット状態を続
ける。

そして第２のカウンタ28の第１、第２のデコード値C,
Dを適切に設定しておけば、第１、第２のデコード値C,D
に達した時点で、それぞれインバータ35,36を介して第
３、第４のラッチ回路29,30がセットされ、第３のラッ
チ回路29の出力パルス29aと、第４のラッチ回路30の出
力をインバータ37で反転したパルス37aとをANDゲート38
に入力すると、出力端子39に第２のカウンタ28の第１、
第２のデコード値C,Dで決まるパイロットバーストゲー
トパルスを出力することができる。

このように、パイロットバーストゲートパルスは、1H
期間前の水平同期信号（Hss）のアクティブエッジから
カウントを開始した第１、第２のカウンタ25,28のデコ
ード値によって決まるため、第２のカウンタ28の第１、
第２のデコード値C,Dを適切に設定すれば、本来の水平
同期信号（Hss）のアクティブエッジから極めてわず
か、たとえば0.8μsecだけおくれたタイミングに、正確
なパイロットバーストゲートパルスを発生させることが
できる。しかも第１のカウンタ25は1H期間を周期とする
カウント動作を行い、第２のカウンタ28は1H期間よりさ
らに短い期間を周期とするカウント動作を行うため、2H
期間の周期でカウント動作を行う場合に比較してカウン
タの段数を少なくすることができ、よって回路規模を縮
小することができ、集積回路化を容易にすることができ
る。

次に、本発明の第２の実施例を第３図の回路構成図、
第４図のタイムチャートに従って説明する。

第３図において、40は水平同期信号（Hss）をトリガ
信号とし、入力端子１より入力されるクロック信号の１
〜２周期分のパルス幅のスタートパルス49aを発生する
スタートパルス発生回路、41はこのスタートパルス40a
によりリセットされ、クロック信号にしたがって1H期間
より短い所定幅のパルス41aを出力するディジタルモノ
マルチバイブレータ、42はこのパルス41aの立下りエッ
ジでトリガされ、クロック信号の１〜２周期分のリセッ
トパルス42aを発生するリセットパルス発生回路であ
り、さらにこのリセットぱるす42aがリセット端子に
入力され、入力端子１に入力されるクロック信号をカウ
ントするカウンタ43と、インバータ5,6と、第１、第２
のラッチ回路7,8と、インバータ13と、出力端子15とを
備えている。

上記構成による動作を第４図にしたがって説明する。

スタートパルス発生回路40により、水平同期信号（Hs
s）に同期したクロック信号の１〜２周期分のパルス幅
のスタートパルス40aが発生し、ディジタルモノマルチ
バイブレータ41により、このスタートパルス40aに同期
した1H期間より短い所定幅のパルス41aが出力され、リ
セットパルス発生回路42により、このパルス41aの立下
りエッジでトリガされた、クロック信号の１〜２周期分
のリセットパルス42aが発生する。カウンタ43は、この
リセットパルス42aでリセットされた後、入力端子１に
入力されるクロック信号のカウントを開始し、カウンタ
43のデコード値A,Bに到達すると、インバータ5,6を介し
て第１、第２のラッチ回路7,8にそれぞれセットパルス
が供給され、第１のラッチ回路７の出力信号7aとしてカ
ウンタ43の第１のデコード値Ａのタイミングで立上り、
リセットパルス42aに同期して立下るパルスが得られ、
第２のラッチ回路８の出力信号8aとしてカウンタ43の第
２のデコード値Ｂのタイミングで立上り、リセットパル
ス42aに同期して立下るパルスが得られる。よって、イ
ンバータ13とANDゲート14によりカウンタ43のデコード
値A,Bによって決まるパルス幅を持ったパイロットバー
ストゲートパルス14aが得られる。

このように、カウンタ43は、1H前の水平同期信号（Hs
s）のアクティブエッジを基準にしてディジタルモノマ
ルチバイブレータ41で決まる時間のタイミングでリセッ
トされ、クロック信号のカウントを開始することから、
カウンタ43のデコード値A,Bを適切に設定すれば、本来
の水平同期信号（Hss）のアクティブエッジから極わず
かに遅れたタイミング、たとえば0.8μsec遅れたタイミ
ングにパイロットバーストゲートパルスを発生させるこ
とができる。しかも、１個のカウンタ43を使用するだけ
で上記機能を実現でき、このカウンタ43も1H期間を周期
としてカウント動作を繰り返すから、カウンタ段数も少
なくでき、スタートパルス発生回路40、ディジタルモノ
マルチバイブレータ41の回路規模が小さいことを考え合
わすと、全体の回路規模を小さくすることができ、集積
回路化に適したパイロットバーストゲートパルス発生装
置を実現できる。

なお、上記実施例ではいずれも、全ての機能をいわゆ
る論理回路で構成したが、マイクロコンピュータなどを
用いて、一部あるいは全ての回路機能をソフトウェアで
実現してもよいことは言うまでもない。

発明の効果 以上説明したように本発明によれば、１水平同期期間
だけ前の水平同期信号のアクティブエッジを基準にして
パイロットバーストゲートパルスを発生させることがで
き、よって基準となる１水平同期期間前の水平同期信号
とパイロットバーストゲートパルスとの間に充分な時間
間隔をとることができ、この時間間隔内に本来の水平同
期信号が到来するため、本来の水平同期信号のアクティ
ブエッジから極わずかだけ遅れたタイミングに、安定し
たパイロットバーストゲートパルスを発生させることが
できる。このため、仮りに複合映像信号から水平同期信
号を分離する段階で水平同期信号が大きく遅延しても、
分離する前の水平同期信号のエッジに対してわずかに遅
れた位置に安定なパイロットバーストゲートパルスを発
生させることができ、映像信号処理回路の精度を大幅に
高めることができる。またこのように、同期分離回路で
の信号の遅延にかかわらず、常に正確で安定なパイロッ
トバーストゲートパルスを発生させることができるか
ら、従来から使用されている同期分離回路をそのまま使
用することができ、VTRなどの映像機器全体の生産性の
向上とコストの低減を図ることができる。

しかも、上記機能を１水平期間を１周期としてカウン
ト動作を行うカウンタ手段で実現できるから、回路規模
を小さくし、集積回路化に適したパイロットバーストゲ
ートパルス発生装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるパイロットバースト
ゲートパルス発生装置の回路構成図、第２図は第１図の
要部の電圧波形を示すタイムチャート、第３図は本発明
の別の実施例におけるパイロットバーストゲートパルス
発生装置の回路構成図、第４図は第３図の要部の電圧波
形を示すタイムチャート、第５図は従来のパイロットバ
ーストゲートパルス発生装置の回路構成図、第６図は第
５図の要部の電圧波形を示すタイムチャート、第７図は
本発明の先行発明であるパイロットバーストゲートパル
ス発生装置の回路構成図、第８図は第７図の要部の電圧
波形を示すタイムチャートである。 １……クロック信号の入力端子、２……水平同期信号
（Hss）の入力端子、3,42……リセットパルス発生回
路、7,8,29,30……ラッチ回路、25,28,43……カウン
タ、15,39……パイロットバーストゲートパルスの出力
端子、40……スタートパルス発生回路、41……ディジタ
ルモノマルチバイブレータ。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】水平同期信号の前端に応答して初期設定さ
   れ、１水平同期期間を１周期としてカウント動作を行う
   第１のカウンタ手段と、前記第１のカウンタ手段の第１
   のカウント周期における第１のカウント値によってカウ
   ント動作を開始し、上記第１のカウント手段の第２のカ
   ウント周期における第２のカウント値によってカウント
   動作を停止し、かつ上記第１のカウンタ手段の第２のカ
   ウント周期における第１のカウント値までカウント動作
   を停止し続ける第２のカウンタ手段と、前記第２のカウ
   ンタ手段の各カウント周期において予め定められた第1,
   第２のカウント値に応答してパルスを発生するパルス発
   生手段を備え、前記パルスを出力信号として取り出すこ
   とを特徴とするパイロットバーストゲートパルス発生装
   置。
2. 【請求項２】繰り返し入力される複数の水平同期信号の
   前端に応答して１水平同期期間より短いパルス幅の第１
   のパルスを発生する第１のパルス発生手段と、前記第１
   のパルス毎の終端に応答して初期設定され、カウント動
   作を繰り返すカウンタ手段と、前記カウンタ手段の各カ
   ウント周期において予め定められた第1,第２のカウント
   値に応答して第２のパルスを発生する第２のパルス発生
   手段を備え、前記第２のパルスを出力信号として取り出
   すことを特徴とするパイロットバーストゲートパルス発
   生装置。