JPH0348594A - バーストゲートパルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は、家庭用ＶＴＲ（ビデオテーブレフーダ）など
に用いられるバーストゲートパルス発生回路に関する。

（ロ）従来の技術 ＶＴＲにおいては、カラーテレビジョン信号の記録再生
処理に際してバースト信号の抜取りゃ再挿入などの操作
が必要であり、そのためのＢＧＰ（バーストゲートパル
ス）を得ることが必要となる。従来、このようなバース
トゲートパルス発生回路としては、水平同期信号をコイ
ルやコンデンサなどからなる遅延回路で遅延して得るよ
うにしたものが用いられていた。しかしながら、ＬやＣ
を用いた回路ではＩＣ化に不適であると共に遅延時間や
パルス幅を正確に定めることが出来ない、という問題が
ある。そこで、ＩＣ化に好適であると共に遅延時間やパ
ルス幅を正確に定められるように、ＢＧＰをデジタル的
な方法により得るようにしたものが、特公昭６１−５５
８３５号公報として知られている。前記公報に記載され
た方法に依れば、水平同期信号の到来に応じてクロック
信号を分周器に印加し、該分周器からＢＧＰを得るよう
にし、該ＢＧＰの発生に応じて前記クロック信号が前記
分周器に印加きれるのを禁止している。そうすることに
よって、１水平周期毎に所要のＢＧＰを得ることが出来
る。

（八〉発明が解決しようとする課題 しかしながら、前記公報に記載された方法では、水平同
期信号が入力されないと、ＢＧＰも発生出来ないという
問題がある。即ち、弱電界時やＶＴＲの特殊再生時など
においてはカラーテレビジョン信号の同期信号のみが欠
落する場合がある。この場合、クロマ信号は存在してい
るのでクロマ信号処理回路等にＢＧＰが必要となる。

逆にＶＴＲの低域変換回路に内蔵されるＡＰＣ回路など
では水平同期信号が欠落している状態ではバーストゲー
トパルスの到来は好ましくなかった。

その為、水平同期信号の状態に応じた２種類のＢＧＰを
発生させることの出来るＢＧＰ発生回路が希求されてい
た。

（ニ）課題を解決するための手段 本発明は、上述の点に鑑み成されたもので、水平同期信
号から所定の遅れ時間を有し所定のパルス幅を持ったバ
ーストゲートパルスを得るためのバーストゲートパルス
発生回路であって、前記水平同期信号に同期して発振す
る発振手段と、該発振手段の発振出力信号をクロック入
力とすると共に前記水平同期信号に応じてリセットされ
る分周回路と、該分周回路がリセットされてから第１の
所定期間後に発生する第１分周出力及び第２の所定期間
後に発生する第２分周出力に応じて反転する第１フリッ
プフロップとから成り、前記第１フリツププロツプの出
力端より連続したバーストゲートパルスを得るようにし
たことを特徴とする。

（＊）作用 本発明に依れば、ＢＧＰ発生用の分周回路を水平同期信
号と同一の周期で動作させ、該分周回路を外部からの水
平同期信号に応じてリセットしているので、前記水平同
期信号に同期し、欠落のないＢＧＰを得ることが出来る
。

又、本発明に依れば水平同期信号の有無に応じて開閉す
るアンドゲートの入力端に前記ＢＧＰを印加し、その出
力端からＢＧＰを得ているので、水平同期信号が存在す
るときのみＢＧＰを発生させることが出来る。

（へ）実施例 第１図は、本発明の一実施例を示す回路図で、（１）は
水平同期信号（周波数ｆｓｔ）が印加される入力端子、
（２）は前記水平同期信号の整数倍の周波数Ｎ　−ｆＨ
で発振するＶＣＯ（電圧制御型発振器）、（３）は前記
Ｖ　ＣＯ（２）（７）発振出力信号を１／Ｎに分周する
１／Ｎ分周器、（４）は該１／Ｎ分周器（３）の分周出
力と前記入力端子（１）からの水平同期信号との位相比
較を行ない、その誤差出力を平滑回路り５）を介して前
記Ｖ　ＣＯ（２）に印加する位相比較器、（６）は前記
Ｖ　ＣＯ（２）の発振出力信号がクロックとして印加さ
れるととともに前記水平同期信号を微分回路（７）で微
分した信号に応じてリセットされ、該リセット後に第１
乃至第３分周出力（φ、乃至φ、）を発生する分周回路
、（８）は前記第１及び第２分周出力（≠、及びφ、）
に応じて反転する第１Ｒ３−ＦＦ（Ｒ８型フリップフロ
ップ回路）、（９）は前記微分回路（７）の微分出力及
び前記分周回路（６）の第３分周出力（φ、）に応じて
反転する第２Ｒ３−ＦＦ、（１０）はＢＧＰが発生する
第１の出力端子、〈１１〉は前記第１及び第２Ｒ５−Ｆ
Ｆ（８）及び〈９）のＱ出力の一致を取るアンドゲート
、及び（１２）はＢＧＰが発生する第２の出力端子であ
る。

次に動作を説明する。ＶＣＯ（２）の発振周波数は、水
平同期信号の周波数ｆ８に比べ十分に高い値となるよう
なＮ−ｆ工に設定されている。その為、１／Ｎ分周器（
３）で分周された信号の周波数は、ｆ工となる。該周波
数ｆＨの信号は、入力端子（１）からの水平同期信号と
共に位相比較器（４）に印加され、両信号の位相比較が
行なわれ、その誤差出力が平滑回路（５〉で平滑された
後、前記Ｖ　ＣＯ（２）に印加される。その為、前記Ｖ
　ＣＯ（２）は入力端子（１）から印加される水平同期
信号に同期して発振するようになる０図におけるＶＣＯ
（２）、１／Ｎ分周器（３）、位相比較器（４）及び平
滑回路（５）から成るＰＬＬループは、ＶＴＲの記録モ
ードに使用されるＡＦＣループと同一の構成であり、第
１図の回路をＶＴＲに使用する場合には兼用も可能であ
る。

水平同期信号に同期したＶＣＯ（２）の発振出力信号は
、分周回路（６）にクロックとして印加諮れる。前記分
周回路（６）は、水平同期信号周期で動作するリングカ
ウンタ構成となっており、そのリセット端子（Ｒ）には
水平同期信号を微分回路（７）で微分した信号が印加さ
れる。今、第２図（イ）の如き水平同期信号が入力端子
（１）に印加されているとすると、前記信号に応じて分
周回路（６）がリセットされ、第２Ｒ３−ＦＦ（９）が
セットされる０分周回路（６）は、リセット後、クロッ
ク信号の計数を行ない、バーストゲートパルスの開始時
刻に立ち上がる第２図（ロ）の如き第１分周出力φ８を
発生する。その後、分周回路（６）は前記バーストゲー
トパルスの終了時刻に立ち上がる第２図（ハ）の如き第
２分周出力φ、を発生する。前記第１及び第２分周出力
φ、及びφ、は、それぞれ第１Ｒ８−ＦＦ（８）のセッ
ト入力、リセット入力に印加されるので、そのＱ出力即
ち第１の出力端子（１０）には第２図（ニ）の如きＢＧ
Ｐを得ることが出来る。第２図（ロ）及び（八）のパル
スは、水平同期信号の到来に拘らず連続して水平同期信
号周期で発生するので、第２図（イ）に点線で示す様に
水平同期信号の欠落が生じてもＢＧＰｔ士第２間第２図
の如く連続して得ることが出来る。

又、第２Ｒ８−ＦＦ（９）のＱ出力と第１Ｒ８−ＦＦ（
８）のＱ出力を用いればアンドゲート（１１）の出力端
に水平同期信号が存在する時のみ発生するＢＧＰを得る
ことが出来る。

第２Ｒ８−ＦＦ（９）は、水平同期信号に応じてセット
された後、分周回路（６）からの第２図（＊）の如き第
３分周出力φ、に応じてリセットされるので、モのＱ出
力は第２図（へ）の如くなりアンドゲート（１１）の入
力端に印加される。

その為、第２の出力端子（１２）には第２図（ト）の如
く第２図（イ）の水平同期信号が存在する時のみ発生す
るＢＧＰを得ることが出来る。

（ト）発明の効果 以上述べた如く、本発明に依れば水平同期信号が欠落し
た場合でも連続したＢＧＰを得ることが出来る。同時に
本発明に依れば、水平同期信号が存在するときのみ発生
するＢＧＰをも得ることが出来る。その為、ＢＧＰの利
用回路に応じて２つのＢＧＰを適宜供給することが可能
となる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す回路図、及び第２図
（り乃至（ト）は、第１図の説明に供する為の波形図で
ある。 （２）−Ｖ　ＣＯｌ　（６）−・・分周００路、　（８
）・１ｌＲ３−ＦＦ、　　（９）・・・第２Ｒ５−ＦＦ
、　　（１１）・・・アンドゲート。

Claims (2)

【特許請求の範囲】
1. （１）水平同期信号から所定の遅れ時間を有し所定のパ
   ルス幅を持ったバーストゲートパルスを得るためのバー
   ストゲートパルス発生回路であって、 前記水平同期信号に同期して発振する発振手段と、 該発振手段の発振出力信号をクロック入力とすると共に
   前記水平同期信号に応じてリセットされる分周回路と、 該分周回路がリセットされてから第１の所定期間後に発
   生する第１分周出力及び第２の所定期間後に発生する第
   ２分周出力に応じて反転する第１フリップフロップと から成り、前記第１フリップフロップの出力端より連続
   したバーストゲートパルスを得るようにしたことを特徴
   とするバーストゲートパルス発生回路。
2. （２）前記分周回路がリセットされてから第３の所定期
   間後に発生する第３分周出力及び前記水平同期信号に応
   じて反転する第２フリップフロップと、 前記第１及び第２フリップフロップの出力の一致を取る
   アンドゲートと を備え、前記アンドゲートの出力端よりバーストゲート
   パルスを得るようにしたことを特徴とする請求項第１項
   記載のバーストゲートパルス発生回路。