JP2584309B2 - 基準信号作成回路 - Google Patents
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- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
- G11B15/46—Controlling, regulating, or indicating speed
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- G11B15/46—Controlling, regulating, or indicating speed
- G11B15/467—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven
- G11B15/473—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven by controlling the speed of the heads
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B15/467—Controlling, regulating, or indicating speed in arrangements for recording or reproducing wherein both record carriers and heads are driven
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/932—Regeneration of analogue synchronisation signals
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- H04N5/94—Signal drop-out compensation
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Synchronizing For Television (AREA)
Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明は基準信号作成回路に関する。
（ロ）従来の技術 特開昭61−288574号公報（H04N5/10）には、複合同期
信号のレベルに応じてアップ／ダウンカウンタの計数動
作を制御し、このアップ／ダウンカウンタの出力状態に
よって垂直同期信号を分離する同期分離回路について開
示がある。
信号のレベルに応じてアップ／ダウンカウンタの計数動
作を制御し、このアップ／ダウンカウンタの出力状態に
よって垂直同期信号を分離する同期分離回路について開
示がある。
（ハ）発明が解決しようとする課題 ところで、上記従来技術では垂直同期信号の分離につ
いてだけが記載されている。しかし、実際ビデオテープ
レコーダ等の映像機器では同期信号の欠落補償の機能も
必要である。
いてだけが記載されている。しかし、実際ビデオテープ
レコーダ等の映像機器では同期信号の欠落補償の機能も
必要である。
（ニ）課題を解決するための手段 本発明では、所定のクロック信号を計数し、複合同期
信号のレベルに基づきアップ／ダウンの動作が制御され
るアップ／ダウンカウンタと、このアップ／ダウンカウ
ンタ出力が所定値以上となることに基づき垂直同期信号
を検出する手段と、リセットパルスによりスタートされ
るタイマと、タイマ出力と所定の設定値とを比較して、
補償垂直同期信号を作成する手段と、前記リセットパル
スとして、前記検出手段と補償手段の出力を出力するリ
セットパルス出力手段と、前記設定値を通常は、垂直同
期周期より少し長い周期とし、垂直同期信号が連続して
ある個数以上欠落したときには前記垂直同期周期に設定
する手段を備えている。
信号のレベルに基づきアップ／ダウンの動作が制御され
るアップ／ダウンカウンタと、このアップ／ダウンカウ
ンタ出力が所定値以上となることに基づき垂直同期信号
を検出する手段と、リセットパルスによりスタートされ
るタイマと、タイマ出力と所定の設定値とを比較して、
補償垂直同期信号を作成する手段と、前記リセットパル
スとして、前記検出手段と補償手段の出力を出力するリ
セットパルス出力手段と、前記設定値を通常は、垂直同
期周期より少し長い周期とし、垂直同期信号が連続して
ある個数以上欠落したときには前記垂直同期周期に設定
する手段を備えている。
（ホ）作用 つまり、垂直同期信号が入力されているときには、垂
直同期周期よりも少し長めの値が設定されていて、信号
抜け時に補償信号が作成される。同期信号の抜けがある
個数以上連続して欠落した場合には、垂直同期周期と等
しい周期で補償信号が出力されるので、同期信号の不入
力時には補償信号を基準信号として利用することができ
る。
直同期周期よりも少し長めの値が設定されていて、信号
抜け時に補償信号が作成される。同期信号の抜けがある
個数以上連続して欠落した場合には、垂直同期周期と等
しい周期で補償信号が出力されるので、同期信号の不入
力時には補償信号を基準信号として利用することができ
る。
（ヘ）実施例 以下、図面に従い本発明の実施例を説明する。
第１図は構成を示すブロック図である。図の実施例で
はビデオテープレコーダ（VTR）におけるモータサーボ
回路（シンリダモータ、キャプスタンモータの回転を制
御する）をマイクロコンピュータにより実現するもので
ある。（例えば、三洋テクニカルレビューvol.19 No.2
1987 PP.18〜24参照）。そして、同期分離等の機能を有
するハードウェアが内部に設けられており、第１図にこ
のハードウェアが示されている。
はビデオテープレコーダ（VTR）におけるモータサーボ
回路（シンリダモータ、キャプスタンモータの回転を制
御する）をマイクロコンピュータにより実現するもので
ある。（例えば、三洋テクニカルレビューvol.19 No.2
1987 PP.18〜24参照）。そして、同期分離等の機能を有
するハードウェアが内部に設けられており、第１図にこ
のハードウェアが示されている。
図において、（１）はマイクロコンピュータの複合同
期信号入力端子、（２）は整形アンプ、（３）は4MHzの
クロック信号を計数し、整形アンプ（２）からの複合同
期信号のレベルに応じてアップ／ダウン動作が制御され
るカウンタ、（４）は水平検出用アウトプットコンペア
レジスタ（OCRHD）、（５）は垂直検出用アウトプット
コンペアレジスタ（OCRVD）、（６）は水平処理ブロッ
ク、（７）は垂直処理ブロックである。又、PAL/NTSC判
別ブロック（８）偶／奇フィールド判別ブロック（９）
を備えている。水平処理ブロック（６）では、第1ANDゲ
ート（10）、HDマスク用RS−フリップ・フロップ（1
1）、第1ORゲート（12）、水平タイマカウンタ（13）、
第１水平〜第４水平アウトプットコンペアレジスタ（OC
RH1〜OCRH4）（14）（15）（16）（17）、50％デューテ
ィの水平同期周期信号を出力するH50出力RS−フリップ
フロップ（18）、疑似垂直同期周期信号に利用する4.75
μｓのパルス巾を有する水平同期周期の信号を出力する
＊Ｈ出力RS−フリップフロップ（19）が設けられてい
る。
期信号入力端子、（２）は整形アンプ、（３）は4MHzの
クロック信号を計数し、整形アンプ（２）からの複合同
期信号のレベルに応じてアップ／ダウン動作が制御され
るカウンタ、（４）は水平検出用アウトプットコンペア
レジスタ（OCRHD）、（５）は垂直検出用アウトプット
コンペアレジスタ（OCRVD）、（６）は水平処理ブロッ
ク、（７）は垂直処理ブロックである。又、PAL/NTSC判
別ブロック（８）偶／奇フィールド判別ブロック（９）
を備えている。水平処理ブロック（６）では、第1ANDゲ
ート（10）、HDマスク用RS−フリップ・フロップ（1
1）、第1ORゲート（12）、水平タイマカウンタ（13）、
第１水平〜第４水平アウトプットコンペアレジスタ（OC
RH1〜OCRH4）（14）（15）（16）（17）、50％デューテ
ィの水平同期周期信号を出力するH50出力RS−フリップ
フロップ（18）、疑似垂直同期周期信号に利用する4.75
μｓのパルス巾を有する水平同期周期の信号を出力する
＊Ｈ出力RS−フリップフロップ（19）が設けられてい
る。
OCRH1〜OCRH4（14）（15）（16）（17）は水平タイマ
カウンタ（13）（4MHzのクロックを計数し、第1ORゲー
ト（12）の出力でリセットされる）の出力が供給されて
いる。そして、自身に設定された設定値を越えたとき
に、夫々の出力がＨレベルとなる。具体的には、OCRH1
（14）には正常な水平周期の102％に対応する値が、OCR
H2（15）には正常な水平周期の90％に対応する値が、OC
RH3（16）には正常な水平周期の50％に対応する値が、O
CRH4（17）には正常な水平同期信号のパルス幅に対応す
る値が設定されている。
カウンタ（13）（4MHzのクロックを計数し、第1ORゲー
ト（12）の出力でリセットされる）の出力が供給されて
いる。そして、自身に設定された設定値を越えたとき
に、夫々の出力がＨレベルとなる。具体的には、OCRH1
（14）には正常な水平周期の102％に対応する値が、OCR
H2（15）には正常な水平周期の90％に対応する値が、OC
RH3（16）には正常な水平周期の50％に対応する値が、O
CRH4（17）には正常な水平同期信号のパルス幅に対応す
る値が設定されている。
OCRH1（14）の出力は補償水平周期信号として第1ORゲ
ート（12）に供給される。OCRH2（15）の出力はHDマス
ク用RS−フリップフロップ（11）をリセットする。OCRH
3（16）、OCRH4（17）の出力は、夫々、H50出力RS−フ
リップフロップ（18）と＊Ｈ出力RS−フリップフロップ
（19）をリセットする。
ート（12）に供給される。OCRH2（15）の出力はHDマス
ク用RS−フリップフロップ（11）をリセットする。OCRH
3（16）、OCRH4（17）の出力は、夫々、H50出力RS−フ
リップフロップ（18）と＊Ｈ出力RS−フリップフロップ
（19）をリセットする。
第1ANDゲート（10）の他方の出力としてはHDマスク用
RS−フリップフロップ（11）の出力が供給される。
又、H50及び＊Ｈ出力用RS−フリップフロップ（18）（1
9）をセットするのは第1ORゲート（12）の出力である。
RS−フリップフロップ（11）の出力が供給される。
又、H50及び＊Ｈ出力用RS−フリップフロップ（18）（1
9）をセットするのは第1ORゲート（12）の出力である。
PAL/NTSC判別ブロック（８）は、水平同期信号（第1O
Rゲート（12）出力）を計数するカウンタ（20）及び判
別アウトプットコンペアレジスタ（21）を有する。
Rゲート（12）出力）を計数するカウンタ（20）及び判
別アウトプットコンペアレジスタ（21）を有する。
垂直処理ブロック（７）は水平処理ブロック（６）に
近い構造となっている。第2ANDゲート（22）、第2ORゲ
ート（23）、VDマスク用フリップフロップ（24）、垂直
タイマカウンタ（25）、第１〜第４垂直アウトプットコ
ンペアレジスタ（OCRV1〜OCRV4）（26）（27）（28）
（29）、は水平処理ブロック（６）に対応する。更に、
外部入力を許可する第3ANDゲート（30）、VDマスク用RS
−フリップフロップ（24）のセット入力を得るための第
3ORゲート（31）、VD補償RS−フリップフロップ（3
2）、出力禁止用RS−フリップフロップ（33）、第4AND
ゲート（34）、外部VD検出用RS−フリップフロップ（3
5）を有する。
近い構造となっている。第2ANDゲート（22）、第2ORゲ
ート（23）、VDマスク用フリップフロップ（24）、垂直
タイマカウンタ（25）、第１〜第４垂直アウトプットコ
ンペアレジスタ（OCRV1〜OCRV4）（26）（27）（28）
（29）、は水平処理ブロック（６）に対応する。更に、
外部入力を許可する第3ANDゲート（30）、VDマスク用RS
−フリップフロップ（24）のセット入力を得るための第
3ORゲート（31）、VD補償RS−フリップフロップ（3
2）、出力禁止用RS−フリップフロップ（33）、第4AND
ゲート（34）、外部VD検出用RS−フリップフロップ（3
5）を有する。
そして、OCRVD（５）の出力が第2ANDゲート（22）の
一方の入力となり、他方の入力はVDマスク用RS−フリッ
プフロップ（24）のＱ出力である。垂直タイマカウンタ
（25）は、2MHzのクロック信号を計数し、第2ORゲート
（23）の出力でリセットされる。又、垂直タイマカウン
タ（25）の出力はOCRV1〜OCRV4（26）（27）（28）（2
9）に夫々、供給されている。
一方の入力となり、他方の入力はVDマスク用RS−フリッ
プフロップ（24）のＱ出力である。垂直タイマカウンタ
（25）は、2MHzのクロック信号を計数し、第2ORゲート
（23）の出力でリセットされる。又、垂直タイマカウン
タ（25）の出力はOCRV1〜OCRV4（26）（27）（28）（2
9）に夫々、供給されている。
各OCRVは、設定値と垂直タイマカウンタ（25）の出力
値とを比較し、設定値以上となったときに出力を程す
る。OCRV1（26）には、通常の垂直同期周期より２％長
い値が設定されている。ただし、後述の様に、水著同期
信号の欠落が長くなったときには、この設定値は垂直同
期周期に対応する値が設定される。OCRV2（27）には後
述の偶／奇フィールド判別のタンミングを決定する値が
設定されており、第2ANDゲート（22）の出力より少しお
くれたタイミングである。OCRV3（28）は、垂直同期信
号の補償を行なった直後信号入力を禁止する期間を定め
る値が設定されている。この値はNTSCで5ms.PALで6msで
ある。また、OCRV4（29）にはマスク期間を定める値（N
ISCで15ms、PALで18ms）が設定されている。
値とを比較し、設定値以上となったときに出力を程す
る。OCRV1（26）には、通常の垂直同期周期より２％長
い値が設定されている。ただし、後述の様に、水著同期
信号の欠落が長くなったときには、この設定値は垂直同
期周期に対応する値が設定される。OCRV2（27）には後
述の偶／奇フィールド判別のタンミングを決定する値が
設定されており、第2ANDゲート（22）の出力より少しお
くれたタイミングである。OCRV3（28）は、垂直同期信
号の補償を行なった直後信号入力を禁止する期間を定め
る値が設定されている。この値はNTSCで5ms.PALで6msで
ある。また、OCRV4（29）にはマスク期間を定める値（N
ISCで15ms、PALで18ms）が設定されている。
OCRV1（26）の出力は第2ORゲート（23）、VD補償検出
用RS−フリップフロップ（32）のセット入力及び出力禁
止用RS−フリップフロップ（33）のセット入力に供給さ
れる。OCRV2（27）の出力は偶／奇フィールド判別ブロ
ック（９）に出力される。OCRV3（28）出力は出力禁止
用RS−フリップフロップ（33）のリセット入力及び第3O
Rゲート（31）に入力される。
用RS−フリップフロップ（32）のセット入力及び出力禁
止用RS−フリップフロップ（33）のセット入力に供給さ
れる。OCRV2（27）の出力は偶／奇フィールド判別ブロ
ック（９）に出力される。OCRV3（28）出力は出力禁止
用RS−フリップフロップ（33）のリセット入力及び第3O
Rゲート（31）に入力される。
第3ANDゲート（30）には第2ANDゲート（22）出力とVE
I信号が供給される。第2ANDゲート（22）出力は第2ORゲ
ート（31）に出力される。又、出力がVDマスク用RS−フ
リップフロップ（24）のセット入力となる第3ORゲート
（31）には第2ANDゲート（22）出力も供給される。
I信号が供給される。第2ANDゲート（22）出力は第2ORゲ
ート（31）に出力される。又、出力がVDマスク用RS−フ
リップフロップ（24）のセット入力となる第3ORゲート
（31）には第2ANDゲート（22）出力も供給される。
VD補償検出用RS−フリップフロップ（32）のリセット
入力には第2ANDゲート（22）の出力が与えられる。第4A
NDゲート（34）の入力は出力禁止RS−フリップフロップ
（33）のＱ出力と第2ORゲート（23）出力である。
入力には第2ANDゲート（22）の出力が与えられる。第4A
NDゲート（34）の入力は出力禁止RS−フリップフロップ
（33）のＱ出力と第2ORゲート（23）出力である。
外部VD検出用RS−フリップフロップ（35）のセット入
力にはOCRVD（５）出力が、リセット入力には、ソフト
ウェアにより発生するクリア信号が与えられる。このフ
リップフロップ（35）の出力は外部VD検出用フラグ（VE
XF）として利用される。又、OCRVD（５）の出力は、前
述のカウンタ（20）をリセットする。
力にはOCRVD（５）出力が、リセット入力には、ソフト
ウェアにより発生するクリア信号が与えられる。このフ
リップフロップ（35）の出力は外部VD検出用フラグ（VE
XF）として利用される。又、OCRVD（５）の出力は、前
述のカウンタ（20）をリセットする。
偶／奇フィールド判別ブロック（９）は第１、第2D−
フリップフロップ（36）（37）を備えている。第1D−フ
リップフロップ（36）はH50信号のレベルをOCRVD（５）
の出力でラッチし、第2D−フリップフロップ（37）は第
1Dフリップフロップ（36）のＱ出力をOCRV2（27）の出
力でラッチし、第2D−フリップフロップ（37）のＱ出力
が判別出力となる。
フリップフロップ（36）（37）を備えている。第1D−フ
リップフロップ（36）はH50信号のレベルをOCRVD（５）
の出力でラッチし、第2D−フリップフロップ（37）は第
1Dフリップフロップ（36）のＱ出力をOCRV2（27）の出
力でラッチし、第2D−フリップフロップ（37）のＱ出力
が判別出力となる。
次に、第２〜第９図に従い、動作を説明する。第２図
は水平処理ブロック（６）の動作を示す波形図、第３図
〜第５図は垂直処理ブロック（７）の動作を示す波形
図、第６図は要部動作を示すフローチャート、第７図は
補償動作を概略的に示す波形図である。
は水平処理ブロック（６）の動作を示す波形図、第３図
〜第５図は垂直処理ブロック（７）の動作を示す波形
図、第６図は要部動作を示すフローチャート、第７図は
補償動作を概略的に示す波形図である。
第２図（ａ）の様な複合同期信号がアップ／ダウンカ
ウンタ（３）に入力されると、カウンタ動作は（ｂ）に
模式的に示した様になり、OCRHD（４）から（ｃ）の如
き出力が程される。（ｄ）の如きマスク信号により、結
局第1ANDゲート（10）からは（ｅ）の出力が得られる。
（ｇ）（ｈ）（ｉ）は夫々、OCRH2（15）、OCRH3（1
6）、OCRH4（17）の出力であり、又（ｆ）はOCRH1（1
4）の出力である。
ウンタ（３）に入力されると、カウンタ動作は（ｂ）に
模式的に示した様になり、OCRHD（４）から（ｃ）の如
き出力が程される。（ｄ）の如きマスク信号により、結
局第1ANDゲート（10）からは（ｅ）の出力が得られる。
（ｇ）（ｈ）（ｉ）は夫々、OCRH2（15）、OCRH3（1
6）、OCRH4（17）の出力であり、又（ｆ）はOCRH1（1
4）の出力である。
第1ANDゲート（10）の出力に抜けがある場合には、OC
RH2（14）の出力が得られ抜けが補償される。（垂直同
期信号の部分を参照）。又、H50信号、＊Ｈ信号は
（ｊ）（ｋ）の如く作成される。最終的にはＨ信号
（ｌ）が得られる。
RH2（14）の出力が得られ抜けが補償される。（垂直同
期信号の部分を参照）。又、H50信号、＊Ｈ信号は
（ｊ）（ｋ）の如く作成される。最終的にはＨ信号
（ｌ）が得られる。
OCRVD（５）からの出力は第３図（ｃ）の如くなり、
水平同期信号の場合と似ている。ただし、しきい値が、
OCRHDで2.75μｓ、OCRVDで17μｓ（夫々、3.5μｓ、14
μｓでもよい）となっているので、水平、垂直の分離が
実行される。
水平同期信号の場合と似ている。ただし、しきい値が、
OCRHDで2.75μｓ、OCRVDで17μｓ（夫々、3.5μｓ、14
μｓでもよい）となっているので、水平、垂直の分離が
実行される。
垂直同期信号の抜けがない場合には、第４図に示した
様に、マスク期間（ロ）が作成され、最終的には第2OR
ゲート（23）出力（ハ）と同じ出力がREF60信号として
得られる。
様に、マスク期間（ロ）が作成され、最終的には第2OR
ゲート（23）出力（ハ）と同じ出力がREF60信号として
得られる。
第５図（イ）の如く垂直同期信号の欠落が生じた場
合、OCRV1（26）の出力（ヘ）が得られ、補償される。
そして、出力禁止RS−フリップフロップ（33）が同時に
セットされ、出力（チ）がＬレベルとなり、第4ANDゲ
ート（34）が閉じる。又、VD補償検出RS−フリップフロ
ップ（32）がセットされ、補償動作が行なわれたことが
表示される（VINL）。
合、OCRV1（26）の出力（ヘ）が得られ、補償される。
そして、出力禁止RS−フリップフロップ（33）が同時に
セットされ、出力（チ）がＬレベルとなり、第4ANDゲ
ート（34）が閉じる。又、VD補償検出RS−フリップフロ
ップ（32）がセットされ、補償動作が行なわれたことが
表示される（VINL）。
抜けではなく、何らかの理由により、周期が長くな
り、その後正常に戻った場合（第５図（ト）破線で示
す）、補償直後は出力が禁止されているので、極めて短
い周期の出力が禁止される。
り、その後正常に戻った場合（第５図（ト）破線で示
す）、補償直後は出力が禁止されているので、極めて短
い周期の出力が禁止される。
外部よりマイクロコンピュータに同期信号が入力され
ない場合には、自動的に、OCRV1（26）の設定値が変更
される。この動作は第６図に示されている。
ない場合には、自動的に、OCRV1（26）の設定値が変更
される。この動作は第６図に示されている。
第4ANDゲート（34）の出力（REF60）が得られるたび
に割込動作が行なわれる。まずVEIのレベルがチェック
される（39）。VEIは記録時Ｈ、再生時Ｌとなる信号で
ある。VEIのレベルがＨ（又は“1"）ならばVINL（VD補
償検出用RS−フリップフロップ（32）のＱ出力）を調べ
る（40）。ＬレベルであればレジスタREFCNTをリセット
して元に戻る（41）（42）。
に割込動作が行なわれる。まずVEIのレベルがチェック
される（39）。VEIは記録時Ｈ、再生時Ｌとなる信号で
ある。VEIのレベルがＨ（又は“1"）ならばVINL（VD補
償検出用RS−フリップフロップ（32）のＱ出力）を調べ
る（40）。ＬレベルであればレジスタREFCNTをリセット
して元に戻る（41）（42）。
VINLがＨレベルのときは、Ｖ補償が実行されているこ
とを示すから、レジスタREFCNTの値を１つ増やして（4
3）、値が４より大きいかどうかチェックする（44）。
大きくなければ元に戻る（45）。４より大きければ、VE
I及びREFCNTをリセットし（46）（47）、OCRV1（26）の
設定値を、垂直同期周期に等しい値として（48）、元に
戻る（49）。
とを示すから、レジスタREFCNTの値を１つ増やして（4
3）、値が４より大きいかどうかチェックする（44）。
大きくなければ元に戻る（45）。４より大きければ、VE
I及びREFCNTをリセットし（46）（47）、OCRV1（26）の
設定値を、垂直同期周期に等しい値として（48）、元に
戻る（49）。
VEIがＬレベル（又は“0"）のときには、VEXF（外部V
D検出用RS−フリップフロップ（35）のＱ出力）がチェ
ックされる（50）。Ｌレベルであれば、外部入力がない
ということなのでレジスタREFCNTをリセットし、元に戻
る（51）（52）。VEXFがＨレベルならば、REFCNTの値を
１つ増やして（53）、VEXFをクリアし（54）、REFCNTの
値が４より大かどうか調べる（55）。大でなければ元に
戻る（56）。
D検出用RS−フリップフロップ（35）のＱ出力）がチェ
ックされる（50）。Ｌレベルであれば、外部入力がない
ということなのでレジスタREFCNTをリセットし、元に戻
る（51）（52）。VEXFがＨレベルならば、REFCNTの値を
１つ増やして（53）、VEXFをクリアし（54）、REFCNTの
値が４より大かどうか調べる（55）。大でなければ元に
戻る（56）。
４より大きければVEIをセットし（57）、REFCNTをリ
セットし（58）、OCRV1（26）の設定値を垂直同期周期
の＋２％に設定して（59）、元に戻る（60）。
セットし（58）、OCRV1（26）の設定値を垂直同期周期
の＋２％に設定して（59）、元に戻る（60）。
以上の動作により、外部入力を受け付ける状態であれ
ば、４個以上続けて垂直同期信号が入力されなければ、
内部の基準信号（正しい周期を有する）に切換えられ、
逆に内部基準信号が利用されている状態であっても、４
個続けて同期信号が入力されると、外部入力に切換えら
れる。この動作は第７図の如くなる（ただし、図では２
個以上で周期が変更されている。） PAL/NTSCの判別は、カウンタ（20）がリセットされる
までに計数されるＨ信号の個数に基づいて行なわれる。
走査線数のちがいから、PALのとき312.5、NTSCのとき26
2.5が計数されるはずであり、しきい値が288に設定され
る。そして、この判別結果により、OCRの設定値も変更
される。
ば、４個以上続けて垂直同期信号が入力されなければ、
内部の基準信号（正しい周期を有する）に切換えられ、
逆に内部基準信号が利用されている状態であっても、４
個続けて同期信号が入力されると、外部入力に切換えら
れる。この動作は第７図の如くなる（ただし、図では２
個以上で周期が変更されている。） PAL/NTSCの判別は、カウンタ（20）がリセットされる
までに計数されるＨ信号の個数に基づいて行なわれる。
走査線数のちがいから、PALのとき312.5、NTSCのとき26
2.5が計数されるはずであり、しきい値が288に設定され
る。そして、この判別結果により、OCRの設定値も変更
される。
偶／奇の判別は、第８図、第９図に示した様にH50信
号（ｂ）と垂直同期信号（ａ）との位相のちがいに基づ
いて行なっている。尚、OCRV2（27）による遅延は、他
の処理とタイミングを合すためであり、本質的ではな
い。
号（ｂ）と垂直同期信号（ａ）との位相のちがいに基づ
いて行なっている。尚、OCRV2（27）による遅延は、他
の処理とタイミングを合すためであり、本質的ではな
い。
第10図は第２の実施例を示すブロック図である。この
実施例では第１の実施例の水平同期分離部での問題を解
決するものである。
実施例では第１の実施例の水平同期分離部での問題を解
決するものである。
問題とは次のものである。１）OCRH1（14）による水
平同期信号の抜け補償が行なわれた直後に、本来の水平
同期信号が入力されると（チャンネル変更時にはこの様
なことが生じる）、＊Ｈ信号が非常に短い周期で連続し
て出力されること。２）同じく、水平同期信号の抜け補
償が行なわれたとき、第１図の構成ではマスク動作が行
なわれないことである。
平同期信号の抜け補償が行なわれた直後に、本来の水平
同期信号が入力されると（チャンネル変更時にはこの様
なことが生じる）、＊Ｈ信号が非常に短い周期で連続し
て出力されること。２）同じく、水平同期信号の抜け補
償が行なわれたとき、第１図の構成ではマスク動作が行
なわれないことである。
以上の点を考慮して、第10図の実施例では＊Ｈ出力用
のRS−フリップフロップ（19）をH50出力用RS−フリッ
プフロップ（18）のＱ出力でセットする様にしている。
又、PAL/NTSC判別ブロック（８）のクロック信号にもH5
0信号を使用する。
のRS−フリップフロップ（19）をH50出力用RS−フリッ
プフロップ（18）のＱ出力でセットする様にしている。
又、PAL/NTSC判別ブロック（８）のクロック信号にもH5
0信号を使用する。
更に、25.5μｓの値に設定されているOCRH5（70）を
別に設け、ANDゲート（10）の出力と共にHDマスク用フ
リップフロップ（11）をセットする様にしている（ORゲ
ート（71）の出力）。
別に設け、ANDゲート（10）の出力と共にHDマスク用フ
リップフロップ（11）をセットする様にしている（ORゲ
ート（71）の出力）。
この様にH50信号を利用することにより、水平同期抜
け補償後すぐに水平同期信号が入力されても、H50出力
用RS−フリップフロップ（18）の状態は変らず、従って
＊Ｈ信号も変化しない。又、抜け補償が行なわれたとき
には、そのときから25.5μｓ後にANDゲート（10）がマ
スクされ、ノイズを水平同期信号とみなすおそれが少な
くなる（第11図参照）。
け補償後すぐに水平同期信号が入力されても、H50出力
用RS−フリップフロップ（18）の状態は変らず、従って
＊Ｈ信号も変化しない。又、抜け補償が行なわれたとき
には、そのときから25.5μｓ後にANDゲート（10）がマ
スクされ、ノイズを水平同期信号とみなすおそれが少な
くなる（第11図参照）。
（ト）発明の効果 以上述べた様に、本発明によれば、垂直同期信号の欠
落補償のための構成において、設定値の変更により基準
信号源として動作することができ、構成の簡略化が計れ
る。
落補償のための構成において、設定値の変更により基準
信号源として動作することができ、構成の簡略化が計れ
る。
第１図は本発明の実施例を示すブロック図、第２図、第
３図、第４図、第５図、第７図、第８図、第９図は実施
例に係る波形図、第６図は動作を示すフローチャートで
ある。第10図は第２の実施例に係るブロック図、第11図
は波形図である。 （３）……アップ／ダウンカウンタ、（４）（５）……
アウトプットコンペアレジスタ（分離手段）、（25）…
…タイマ、（26）……アウトプットコンペアレジスタ
（補償手段）、（23）……ORゲート（リセットパルス出
力手段）。
３図、第４図、第５図、第７図、第８図、第９図は実施
例に係る波形図、第６図は動作を示すフローチャートで
ある。第10図は第２の実施例に係るブロック図、第11図
は波形図である。 （３）……アップ／ダウンカウンタ、（４）（５）……
アウトプットコンペアレジスタ（分離手段）、（25）…
…タイマ、（26）……アウトプットコンペアレジスタ
（補償手段）、（23）……ORゲート（リセットパルス出
力手段）。
Claims (1)
- 【請求項１】垂直同期信号を複合同期信号より分離する
分離手段と、 当該分離手段によって分離された垂直同期信号の通過の
許可および阻止を行うゲート手段と、 上記ゲート手段のゲート通過制御を行うＲ−Ｓフリップ
フロップと、 リセットパルスによりリセットされ、所定の周波数のク
ロックパルスをカウントするタイマと、 当該タイマの出力値とレジスタに設定されている値を比
較し、タイマの出力値がレジスタに設定されている値を
超えたときハイレベル信号を出力し、タイマの出力値が
レジスタに設定されている値を超えないときローレベル
信号を出力する第1,第2,第３の比較レジスタと、 上記リセットパルスとして上記分離手段により分離され
た垂直同期信号および上記第１の比較レジスタの出力を
用いるリセットパルス出力手段と、 を有し、 上記第１の比較レジスタのレジスタは垂直同期信号の規
定周期より所定量大きい第１の値が設定されており、 上記第２の比較レジスタのレジスタはさらに所定量大き
い第２の値が設定されており、 上記第３の比較レジスタのレジスタは第３の値が設定さ
れており、 当該第２の比較レジスタの出力により、上記Ｒ−Ｓフリ
ップフロップをセットして上記ゲート手段の信号を阻止
し、 上記第３の比較レジスタの出力により、上記Ｒ−Ｓフリ
ップフロップをセットして上記ゲート手段の信号通過を
許可し、 上記第１の比較レジスタが所定数ハイレベル信号を出力
すると、 当該第１の比較レジスタに垂直同期信号の規定周期の値
を設定することを特徴とする基準信号作成回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1022941A JP2584309B2 (ja) | 1988-09-07 | 1989-01-31 | 基準信号作成回路 |
| KR1019890012882A KR0133532B1 (ko) | 1988-09-07 | 1989-09-06 | 위상 서보 제어를 위한 기준 신호 작성 회로 |
| DE68925320T DE68925320T2 (de) | 1988-09-07 | 1989-09-06 | Bezugssignal-Erzeugungskreis für Phasen-Servosteuerung |
| EP89116406A EP0358175B1 (en) | 1988-09-07 | 1989-09-06 | Reference signal producing circuit for phase servo control |
| US07/404,015 US4954893A (en) | 1988-09-07 | 1989-09-07 | Reference signal producing circuit for phase servo control |
| CA000610663A CA1309175C (en) | 1988-09-07 | 1989-09-07 | Reference signal producing circuit for phase servo control |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-224037 | 1988-09-07 | ||
| JP22403788 | 1988-09-07 | ||
| JP1022941A JP2584309B2 (ja) | 1988-09-07 | 1989-01-31 | 基準信号作成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02177681A JPH02177681A (ja) | 1990-07-10 |
| JP2584309B2 true JP2584309B2 (ja) | 1997-02-26 |
Family
ID=26360240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1022941A Expired - Fee Related JP2584309B2 (ja) | 1988-09-07 | 1989-01-31 | 基準信号作成回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4954893A (ja) |
| EP (1) | EP0358175B1 (ja) |
| JP (1) | JP2584309B2 (ja) |
| KR (1) | KR0133532B1 (ja) |
| CA (1) | CA1309175C (ja) |
| DE (1) | DE68925320T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3938887A1 (de) * | 1989-11-24 | 1991-05-29 | Philips Patentverwaltung | Digitale synchronisieranordnung |
| USRE36508E (en) * | 1989-12-21 | 2000-01-18 | Sgs-Thomson Microelectronics S.R.L. | Method of automatically measuring the horizontal scan frequency of a composite synchronism signal, and an electronic circuit operating in accordance with the method |
| IT1236913B (it) * | 1989-12-21 | 1993-04-26 | Sgs Thomson Microelectronics | Metodo di misura automatica della frequenza di scansione orizzontale di un segnale a sincronismo composito e circuito elettronico operante secondo detto metodo |
| GB9114245D0 (en) * | 1991-07-02 | 1991-08-21 | Thomson Consumer Electronics | Horizontal line counter insensitive to large phase shifts of video |
| US5436668A (en) * | 1991-07-02 | 1995-07-25 | Thomson Consumer Electronics, Inc. | Horizontal line counter stabilization in a video receiver |
| JPH05260345A (ja) * | 1992-03-12 | 1993-10-08 | Mitsubishi Electric Corp | 複合同期信号分離回路 |
| US5485220A (en) * | 1992-11-23 | 1996-01-16 | Eastman Kodak Company | Sync stripper circuit |
| US5418573A (en) * | 1993-07-22 | 1995-05-23 | Philips Electronics North America Corporation | Apparatus and method for producing periodic synchronization references forming a synchronization signal |
| KR0141724B1 (ko) * | 1995-01-07 | 1998-07-15 | 이헌조 | 브이씨알의 서보 제어장치 |
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| JP3998410B2 (ja) | 2000-11-02 | 2007-10-24 | 三菱電機株式会社 | 同期回路 |
| US20080111920A1 (en) * | 2006-10-18 | 2008-05-15 | Matsushita Electric Industrial Co., Ltd. | Vertical frequency distinction circuit, video display apparatus, and vertical frequency distinction method |
| JP2009253539A (ja) * | 2008-04-03 | 2009-10-29 | Panasonic Corp | 垂直同期制御装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5545151A (en) * | 1978-09-27 | 1980-03-29 | Hitachi Ltd | Detection circuit for vertical synchronizing signal |
| GB2086177B (en) * | 1980-09-26 | 1985-04-11 | Victor Company Of Japan | Circuit and method for monitoring and correcting a faulty horizontal synchronous signal |
| JPS5760514A (en) * | 1980-09-26 | 1982-04-12 | Hitachi Ltd | Synchronizing signal protection circuit |
| JPS5986967A (ja) * | 1982-11-11 | 1984-05-19 | Seiko Epson Corp | 垂直同期制御回路及びテレビジョン受像機 |
| JPS6178489U (ja) * | 1984-10-25 | 1986-05-26 | ||
| US4729024A (en) * | 1985-03-19 | 1988-03-01 | Canon Kabushiki Kaisha | Synchronizing pulse signal generation device |
| US4769704A (en) * | 1985-06-04 | 1988-09-06 | Matsushita Electric Industrial Co., Ltd. | Synchronization signal generator |
| US4675734A (en) * | 1985-06-06 | 1987-06-23 | Polaroid Corporation | Sync pulse separator circuit |
| JPS61288574A (ja) * | 1985-06-17 | 1986-12-18 | Hitachi Ltd | 同期分離回路 |
| US4897723A (en) * | 1988-05-17 | 1990-01-30 | SanyoElectric Co., Ltd. | Circuitry for and method of generating vertical drive pulse in video signal receiver |
-
1989
- 1989-01-31 JP JP1022941A patent/JP2584309B2/ja not_active Expired - Fee Related
- 1989-09-06 EP EP89116406A patent/EP0358175B1/en not_active Expired - Lifetime
- 1989-09-06 DE DE68925320T patent/DE68925320T2/de not_active Expired - Fee Related
- 1989-09-06 KR KR1019890012882A patent/KR0133532B1/ko not_active IP Right Cessation
- 1989-09-07 US US07/404,015 patent/US4954893A/en not_active Expired - Lifetime
- 1989-09-07 CA CA000610663A patent/CA1309175C/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CA1309175C (en) | 1992-10-20 |
| DE68925320T2 (de) | 1996-09-05 |
| EP0358175A2 (en) | 1990-03-14 |
| KR0133532B1 (ko) | 1998-04-22 |
| JPH02177681A (ja) | 1990-07-10 |
| KR900005405A (ko) | 1990-04-14 |
| US4954893A (en) | 1990-09-04 |
| EP0358175B1 (en) | 1996-01-03 |
| DE68925320D1 (de) | 1996-02-15 |
| EP0358175A3 (en) | 1991-09-11 |
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Legal Events
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