JPS61288574A - 同期分離回路 - Google Patents
同期分離回路Info
- Publication number
- JPS61288574A JPS61288574A JP12980885A JP12980885A JPS61288574A JP S61288574 A JPS61288574 A JP S61288574A JP 12980885 A JP12980885 A JP 12980885A JP 12980885 A JP12980885 A JP 12980885A JP S61288574 A JPS61288574 A JP S61288574A
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- JP
- Japan
- Prior art keywords
- count
- clock
- synchronization signal
- down counter
- signal
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、映像信号中に含まれる複合同期信号からの垂
直同期信号分離に係り、特に、工Ｃに集積するのに好適
な同期分離回路に関する。
直同期信号分離に係り、特に、工Ｃに集積するのに好適
な同期分離回路に関する。
従来の同期分離回路は、たとえば、特開昭５９−６７０
６６に記載されるように、アナログ積分回路が用いられ
、これにより、水平同期信号と垂直同期信号との分離が
行なわれていた。この積分回路は大容量のコンデンサな
どを使用するために工Ｃ化に適さず、従って、基板上に
種々の機・械を用いて素子を組み込むことによって作成
されていた。このため、経年変化等の信頼性は低く％ま
た制御系への基準となる信号をあつかうことから１部品
の温度特性等への注意も必要であり、性能面での不安も
あった。さらに、厳選した部品、取り付は基板、基板へ
の組み込み作業を必要とするため、非常にコスト高とな
った。
６６に記載されるように、アナログ積分回路が用いられ
、これにより、水平同期信号と垂直同期信号との分離が
行なわれていた。この積分回路は大容量のコンデンサな
どを使用するために工Ｃ化に適さず、従って、基板上に
種々の機・械を用いて素子を組み込むことによって作成
されていた。このため、経年変化等の信頼性は低く％ま
た制御系への基準となる信号をあつかうことから１部品
の温度特性等への注意も必要であり、性能面での不安も
あった。さらに、厳選した部品、取り付は基板、基板へ
の組み込み作業を必要とするため、非常にコスト高とな
った。
本発明の目的は、かかる従来技術の問題点を解消し、デ
ィジタル処理によって垂直同期信号と水平同期信号の分
離を行い、ＩＣへの内蔵を容易にする同期分離回路を提
供することにある。
ィジタル処理によって垂直同期信号と水平同期信号の分
離を行い、ＩＣへの内蔵を容易にする同期分離回路を提
供することにある。
この目的を達成するために１本発明は、複合同期信号を
サンプリングし、得られたサンプリングデータに応じて
クロックをアップカウントあるいはダウンカウントを行
い、カウント値が任意の値まで到達したとき、パルス幅
の広い垂直同期信号であると識別するとともに、アップ
カウントとダウンカウントとでカウントする該クロック
の周波数を異なったものとした点に特徴がある。
サンプリングし、得られたサンプリングデータに応じて
クロックをアップカウントあるいはダウンカウントを行
い、カウント値が任意の値まで到達したとき、パルス幅
の広い垂直同期信号であると識別するとともに、アップ
カウントとダウンカウントとでカウントする該クロック
の周波数を異なったものとした点に特徴がある。
以下、本発明の実施例を図面によって説明するが、まず
、第２図によって本発明の基本構成について説明する。
、第２図によって本発明の基本構成について説明する。
なお、第２図において、１は入力端子、２，３はインバ
ータ、４，５はＮＡＮＤゲート、６はＡＮＤゲート、７
はアップ／ダウンカウンタ、８はＲＳフリップフロップ
、９はＤ７１Ｊツブフロップ、１０は出力端子である。
ータ、４，５はＮＡＮＤゲート、６はＡＮＤゲート、７
はアップ／ダウンカウンタ、８はＲＳフリップフロップ
、９はＤ７１Ｊツブフロップ、１０は出力端子である。
また、第３図は第２図の各部の信号を示す波形図であっ
て、第２図に対応する信号には同一符号をつけている。
て、第２図に対応する信号には同一符号をつけている。
なお、第３図中Ｇはアップ／ダウンカウンタ６のカウン
ト値を波形的に示したものである。
ト値を波形的に示したものである。
次に、この実施例の動作について説明する。
第２図、第３図において、Ｒ８７＋７ツプフロツプ８及
びＤクリップフロップ９の初期状態では夫々のＱ出力が
低レベルとなっているものとする。複合同期信号ａは、
入力端子１からインバータ２及びＮＡＮＤゲート４を経
由してアップダウンカウンタ７に供給され、そのモード
をアップカウントモードにするか、あるいはダウンカウ
ントモードにするかを決定する。一方、アップ／ダウン
カウンタ７にはクロックｂが常に入力しており、このク
ロックｂは複合同期信号４のパルス幅よりも充分短い周
期のものとする。
びＤクリップフロップ９の初期状態では夫々のＱ出力が
低レベルとなっているものとする。複合同期信号ａは、
入力端子１からインバータ２及びＮＡＮＤゲート４を経
由してアップダウンカウンタ７に供給され、そのモード
をアップカウントモードにするか、あるいはダウンカウ
ントモードにするかを決定する。一方、アップ／ダウン
カウンタ７にはクロックｂが常に入力しており、このク
ロックｂは複合同期信号４のパルス幅よりも充分短い周
期のものとする。
アップ／ダウンカウンタ７は、複合同期信号４が高レベ
ル（以下、“Ｈ“という）のときアップカウントを行い
、また、低レベル（以下、Ｌ“という）のときダウンカ
ウントを行う。従って水平および垂直同期期間アップカ
ウントし、これら信号間ではダウンカウントする。
ル（以下、“Ｈ“という）のときアップカウントを行い
、また、低レベル（以下、Ｌ“という）のときダウンカ
ウントを行う。従って水平および垂直同期期間アップカ
ウントし、これら信号間ではダウンカウントする。
アップ ダウンカウンタ７の計数値Ｇが零になると、ア
ップ ダウンカウンタ７が出力する信号ｆが“Ｈ”とな
り、これによってＮＡＮＤゲート５の出力は“Ｌ“とな
る。そこで％ＡＮＤゲート６はオフしてクロックｂはこ
れを通過できなくなり、アップ／ダウンカウンタ７の計
数値Ｇはそのまま零に保持される。また、アップ／ダウ
ンカウンタ７には所定の基準値Ｎが設定されていて、計
数値Ｇがこの基準値Ｎに達すると、アップ／ダウンカウ
ンタ７は“Ｈ“の信号Ｇ１を出力し、これによりＲＳフ
リップフロップ８がセットされる。この基準値Ｎは、水
平同期信号期間におけるクロックｂの計数値よりも大き
く垂直同期信号期間全体にわたってクロック６をカウト
するとしたときの計数値よりも小さく設定される。
ップ ダウンカウンタ７が出力する信号ｆが“Ｈ”とな
り、これによってＮＡＮＤゲート５の出力は“Ｌ“とな
る。そこで％ＡＮＤゲート６はオフしてクロックｂはこ
れを通過できなくなり、アップ／ダウンカウンタ７の計
数値Ｇはそのまま零に保持される。また、アップ／ダウ
ンカウンタ７には所定の基準値Ｎが設定されていて、計
数値Ｇがこの基準値Ｎに達すると、アップ／ダウンカウ
ンタ７は“Ｈ“の信号Ｇ１を出力し、これによりＲＳフ
リップフロップ８がセットされる。この基準値Ｎは、水
平同期信号期間におけるクロックｂの計数値よりも大き
く垂直同期信号期間全体にわたってクロック６をカウト
するとしたときの計数値よりも小さく設定される。
ＲＳフリップフロップ８のＱ出力が“Ｌ″′から“Ｈ“
に変化すると、ＮＡＮＤゲート４にＲＢフリップフロッ
プ８のＱ出力である“Ｌ“信号が入力し、ＮＡＮＤゲー
ト４の出力は“五”固定となる。
に変化すると、ＮＡＮＤゲート４にＲＢフリップフロッ
プ８のＱ出力である“Ｌ“信号が入力し、ＮＡＮＤゲー
ト４の出力は“五”固定となる。
このために、アップ／ダウンカウンタ７は％ＲＥフリッ
プフロップ８のＱ出力が“Ｌ″となるまでアップカウン
トのみ行う。アップ／ダウンカウンタ７の計数値Ｏが所
定の基準値Ｍに到達すると、アップ／ダウンカウンタ７
は“Ｈｌの信号Ｇ２を出力し、１Ｂフリツプ７０ツブ８
をリセットする。この基準値Ｍは垂直同期信号期間全体
にわたるクロックｂの計数値よりも大きく１次の垂直同
期信号が入力するまでの期間にわたるクロックｂの計数
値よりも小さく設定される。
プフロップ８のＱ出力が“Ｌ″となるまでアップカウン
トのみ行う。アップ／ダウンカウンタ７の計数値Ｏが所
定の基準値Ｍに到達すると、アップ／ダウンカウンタ７
は“Ｈｌの信号Ｇ２を出力し、１Ｂフリツプ７０ツブ８
をリセットする。この基準値Ｍは垂直同期信号期間全体
にわたるクロックｂの計数値よりも大きく１次の垂直同
期信号が入力するまでの期間にわたるクロックｂの計数
値よりも小さく設定される。
Ｒ８７リツプフロツプ８のＱ出力は“Ｌ”から“Ｈ”に
変化すると、ＮＡＮＤゲート４は、複合同期信号ａを通
過させるようになる。また、ＲＥフリツプツロツプ８の
回出力により、Ｄクリップフロップ９はトリガされる。
変化すると、ＮＡＮＤゲート４は、複合同期信号ａを通
過させるようになる。また、ＲＥフリツプツロツプ８の
回出力により、Ｄクリップフロップ９はトリガされる。
ここで、Ｄフリップフロップ９のＤ端子は常に”Ｈ″と
なっており、上記トリガにより、そのＱ出力は“Ｈ“と
なる。
なっており、上記トリガにより、そのＱ出力は“Ｈ“と
なる。
そこでアップ／ダウンカウンタ７はリセットされ、計数
値Ｇが零となるので、アップ／ダウンカウンタ７が出力
する信号ｆが“Ｈ“となる。
値Ｇが零となるので、アップ／ダウンカウンタ７が出力
する信号ｆが“Ｈ“となる。
これによってＤフリップ７０ツブ９はリセットされ、そ
のＱ出力は“Ｌ”となるので、アップ／ダウンカウンタ
７のリセットが解除され、垂直同期信号を検出するため
の初期状態に戻る。
のＱ出力は“Ｌ”となるので、アップ／ダウンカウンタ
７のリセットが解除され、垂直同期信号を検出するため
の初期状態に戻る。
さて、以上の動作説明をするにあたり、Ｒｅフリップフ
ロップ８とＤフリップ７０ツブ９の初期状態を上記のよ
うに規定した。しかし、上記の動作説明によってもわか
る通り、Ｒｅフリップフロップ８において、もし、その
Ｑ出力が“Ｈ“だった場合、そのＱ出力がＬ“でＮＡＮ
Ｄゲート４の出力が“Ｈ“に固定されることによってア
ップ／ダウンカウンタ７はアップカウントしつづけるた
めに％ＲＳＲｅフリップフロップ８然にリセットがかか
り、また、Ｄフリップフロップ９においては、そのＱ出
力が“Ｈ“だった場合、アップ／ダウンカウンタ７がリ
セットされ、そのアップ／ダウンカウンタ７からの出力
ｆにより、Ｄフリップ７０ツブ９がリセットされるとい
う経路をたどるため、上記のようにイニシャライズされ
る。
ロップ８とＤフリップ７０ツブ９の初期状態を上記のよ
うに規定した。しかし、上記の動作説明によってもわか
る通り、Ｒｅフリップフロップ８において、もし、その
Ｑ出力が“Ｈ“だった場合、そのＱ出力がＬ“でＮＡＮ
Ｄゲート４の出力が“Ｈ“に固定されることによってア
ップ／ダウンカウンタ７はアップカウントしつづけるた
めに％ＲＳＲｅフリップフロップ８然にリセットがかか
り、また、Ｄフリップフロップ９においては、そのＱ出
力が“Ｈ“だった場合、アップ／ダウンカウンタ７がリ
セットされ、そのアップ／ダウンカウンタ７からの出力
ｆにより、Ｄフリップ７０ツブ９がリセットされるとい
う経路をたどるため、上記のようにイニシャライズされ
る。
以上のようにして、複合同期信号αからの垂直同期信号
が分離され、出力端子１０にその垂直同期信号ｄが得ら
れることになる。
が分離され、出力端子１０にその垂直同期信号ｄが得ら
れることになる。
しかし、かかる構成によると、ノイズに対するあるいは
乱れた垂直同期信号に対する対処が不充分である。
乱れた垂直同期信号に対する対処が不充分である。
本発明はかかる構成を基本とし、上記のノイズによる問
題点を解消できるようにしたものであって、第１図にそ
の一実施例を示す。なお、同図において、１１は信号処
理回路、１５ 、１４はＡＮＤゲート、１５は分周器、
１６はＯＲゲートであり、＠２図に対応する部分には同
一符号をつけて重複する説明を省略する。
題点を解消できるようにしたものであって、第１図にそ
の一実施例を示す。なお、同図において、１１は信号処
理回路、１５ 、１４はＡＮＤゲート、１５は分周器、
１６はＯＲゲートであり、＠２図に対応する部分には同
一符号をつけて重複する説明を省略する。
第１図において、信号処理回路１１により得られた複合
同期信号αに従ってアップ／ダウンカウンタ７が計数を
重ね、計数値がＮに達した時点で垂直同期信号を検出し
比とする動作は前記した通りである。このときのアップ
／ダウンカウンタ７への入力クロックであるが、この実
施例では、前記した一定の周波数のクロックではなく、
アップ／ダウンカウンタ７のアップカウントモードとダ
ウンカウントモードとでクロックの周波数が切り換える
、 まず、入力端子１２からの一定周波数のクロック６はＡ
ＮＤゲート１３と分周回路１５とに入力する。クロック
６は分周回路１５でＰ分周されてＡＮＤゲート１４に供
給される。アップ／ダウンカウンタ７がアップカウント
モードにある時には、ＮＡＮＤゲート４の出力は“Ｈ″
であり、ＡＮＤゲート１６はクロック６を通過させる。
同期信号αに従ってアップ／ダウンカウンタ７が計数を
重ね、計数値がＮに達した時点で垂直同期信号を検出し
比とする動作は前記した通りである。このときのアップ
／ダウンカウンタ７への入力クロックであるが、この実
施例では、前記した一定の周波数のクロックではなく、
アップ／ダウンカウンタ７のアップカウントモードとダ
ウンカウントモードとでクロックの周波数が切り換える
、 まず、入力端子１２からの一定周波数のクロック６はＡ
ＮＤゲート１３と分周回路１５とに入力する。クロック
６は分周回路１５でＰ分周されてＡＮＤゲート１４に供
給される。アップ／ダウンカウンタ７がアップカウント
モードにある時には、ＮＡＮＤゲート４の出力は“Ｈ″
であり、ＡＮＤゲート１６はクロック６を通過させる。
このときインバータ３の出力は“１１″なので、ＡＮＤ
ゲート１４の出力は“Ｌ“に固定され、ＮＡＮＤゲート
５の出力は“Ｈ“に固定される。従って、アップダウン
カウンタ７は、入力端子１２からＡＮＤゲー） １３．
ＯＲゲート１６及びＡＮＤＮ−ゲート過したクロック
６をカウントアツプする。アップ／ダウンカウンタ７が
ダウンカウントモードにある時には、ＮＡＮＤゲート４
の出力は“Ｌ“であるから、ＡＮＤゲート１３の出力は
“Ｌ″に固定され、インバータ３の出力が“■“なので
、ＡＮＤ’ゲート１４はクロックｂのＰ分周クロックを
通過させる。従って、アップ／ダウンカウンタ７はこの
Ｐ分周クロックをカウントダウンする。
ゲート１４の出力は“Ｌ“に固定され、ＮＡＮＤゲート
５の出力は“Ｈ“に固定される。従って、アップダウン
カウンタ７は、入力端子１２からＡＮＤゲー） １３．
ＯＲゲート１６及びＡＮＤＮ−ゲート過したクロック
６をカウントアツプする。アップ／ダウンカウンタ７が
ダウンカウントモードにある時には、ＮＡＮＤゲート４
の出力は“Ｌ“であるから、ＡＮＤゲート１３の出力は
“Ｌ″に固定され、インバータ３の出力が“■“なので
、ＡＮＤ’ゲート１４はクロックｂのＰ分周クロックを
通過させる。従って、アップ／ダウンカウンタ７はこの
Ｐ分周クロックをカウントダウンする。
次に、この実施例の動作を、第１図の要部の信号波形を
示す第４図、第５図を用いて説明する。なお、第４図中
Ｇは第１図におけるアップ／ダウンカウンタ７の計数の
様子を示すものであり、４は信号処理回路１１内での複
合同期信号である。
示す第４図、第５図を用いて説明する。なお、第４図中
Ｇは第１図におけるアップ／ダウンカウンタ７の計数の
様子を示すものであり、４は信号処理回路１１内での複
合同期信号である。
まず、第４図から説明する。複合同期信号αは、電波状
態の悪い地域で発生する信号であり複合同期信号αとほ
ぼ同じ周波数のノイズが交じっている。信号処理回路１
１内で点線で示す電圧レベルｖＲ以上が制御系で使用す
る信号であるとして複合同期信号４をクリップした場合
、第４図中の複合同期信号４のような波形となる。
態の悪い地域で発生する信号であり複合同期信号αとほ
ぼ同じ周波数のノイズが交じっている。信号処理回路１
１内で点線で示す電圧レベルｖＲ以上が制御系で使用す
る信号であるとして複合同期信号４をクリップした場合
、第４図中の複合同期信号４のような波形となる。
先の第２図で説明したときのように、アップカラントと
ダウンカウントを同一周波数のクロックで行った場合、
アップ／ダウンカウンタ７の計数値は、第４図Ｇで示す
ようになり、基準値Ｎに到着しない。
ダウンカウントを同一周波数のクロックで行った場合、
アップ／ダウンカウンタ７の計数値は、第４図Ｇで示す
ようになり、基準値Ｎに到着しない。
しかし、第１図で示したこの実施例によると上に説明し
たように、アツブカウンートとダウンカウントでクロッ
クの周波数を切り換えた場合アップ／ダウンカウンタ７
の計数値Ｏ′は第４図に示すようになり、この計数値Ｏ
は基準値ＮＧＣ達して出力端子１０に垂直同期信号ｄを
得ることができる。ここで、基準値Ｎの数を減らしてＮ
とすることによっても第４図中の複合同期信号４から垂
直同期信号ｄを検出することは可能であるが、第５図に
示す例のような場合に誤動作する。
たように、アツブカウンートとダウンカウントでクロッ
クの周波数を切り換えた場合アップ／ダウンカウンタ７
の計数値Ｏ′は第４図に示すようになり、この計数値Ｏ
は基準値ＮＧＣ達して出力端子１０に垂直同期信号ｄを
得ることができる。ここで、基準値Ｎの数を減らしてＮ
とすることによっても第４図中の複合同期信号４から垂
直同期信号ｄを検出することは可能であるが、第５図に
示す例のような場合に誤動作する。
すなわち、第５図において、複合同期信号αに水平同期
信号中にパルス幅の広いノイズ九が交じる。これは、前
記と同様に、電波の乱れた地域で頻繁に起こる現象であ
る。従って、前記したように基準値Ｎの値を減らしてＮ
とし、第４図の複合同期信号αから垂直同期信号を検出
゛可能な状態にした場合、第５図の複合同期信号ａのノ
イズ記で誤動作してしまう。この場合もアップカウント
モードとダウンカウントモードとでクロックの周波数を
切換えたときには、第５図に示すような誤動作が生ずる
ことはない。
信号中にパルス幅の広いノイズ九が交じる。これは、前
記と同様に、電波の乱れた地域で頻繁に起こる現象であ
る。従って、前記したように基準値Ｎの値を減らしてＮ
とし、第４図の複合同期信号αから垂直同期信号を検出
゛可能な状態にした場合、第５図の複合同期信号ａのノ
イズ記で誤動作してしまう。この場合もアップカウント
モードとダウンカウントモードとでクロックの周波数を
切換えたときには、第５図に示すような誤動作が生ずる
ことはない。
以上のように、複合同期信号の“Ｈ″と“Ｌ“によって
アップ／ダウンカウンタのアップカウントモードとダウ
ンカウントモードを決定し、かつ、アップカウントモー
ドとダウンカウントモードとでクロックの周波数を切り
換えることにより、ディジタル処理による垂直同期信号
の検出が可能となる。そして、これによりＩＣ化に適し
た同期分離回路が得られる。
アップ／ダウンカウンタのアップカウントモードとダウ
ンカウントモードを決定し、かつ、アップカウントモー
ドとダウンカウントモードとでクロックの周波数を切り
換えることにより、ディジタル処理による垂直同期信号
の検出が可能となる。そして、これによりＩＣ化に適し
た同期分離回路が得られる。
以上説明したように、本発明によれば、乱れた複合同期
信号からも垂直同期信号を正しく分離することができ、
しかも、ディジタル化ができて、大容量、抵抗などのＩ
Ｊ ニア素子を必要としないことから、工Ｃ内への集積
が可能であり。
信号からも垂直同期信号を正しく分離することができ、
しかも、ディジタル化ができて、大容量、抵抗などのＩ
Ｊ ニア素子を必要としないことから、工Ｃ内への集積
が可能であり。
コスト低減の効果がある。
第１図は本発明による同期分離回路の一実施例を示すブ
ロック図、第２図は本発明の基本構成を示すブロック図
、第３図は第２図の各部の信号を示す波形図、第４図、
第５図は′ｉｇ１図の各部の信号を示す波形図である。 ７・・・アップダウ／カウンタ ８・・・Ｒ８７リツプフロツプ ９・・・Ｄフリップフロップ １５・・・分局器。
ロック図、第２図は本発明の基本構成を示すブロック図
、第３図は第２図の各部の信号を示す波形図、第４図、
第５図は′ｉｇ１図の各部の信号を示す波形図である。 ７・・・アップダウ／カウンタ ８・・・Ｒ８７リツプフロツプ ９・・・Ｄフリップフロップ １５・・・分局器。
Claims (1)
- 複合同期信号のレベルに応じてアップカウントモードと
ダウンカウントモードとに切換わるアップ／ダウンカウ
ンタと、第１のクロックと該第１のクロックを分周した
第２のクロックを該アップ／ダウンカウンタのカウント
モードに応じて切換えるクロック切換手段と、該クロッ
ク切換手段の出力クロックを該アップ／ダウンカウンタ
に供給する手段を有し、該アップダウンカウンタは、ア
ップカウントモードのときには該第１のクロックをカウ
ントし、ダウンカウントモードのときには該第２のクロ
ックをカウントし、前記複合同期信号から垂直同期信号
を分離可能に構成したことを特徴とする同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12980885A JPS61288574A (ja) | 1985-06-17 | 1985-06-17 | 同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12980885A JPS61288574A (ja) | 1985-06-17 | 1985-06-17 | 同期分離回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61288574A true JPS61288574A (ja) | 1986-12-18 |
Family
ID=15018731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12980885A Pending JPS61288574A (ja) | 1985-06-17 | 1985-06-17 | 同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61288574A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153963A (ja) * | 1986-12-18 | 1988-06-27 | Matsushita Electric Ind Co Ltd | 同期分離装置 |
| US4954893A (en) * | 1988-09-07 | 1990-09-04 | Sanyo Electric Co., Ltd. | Reference signal producing circuit for phase servo control |
-
1985
- 1985-06-17 JP JP12980885A patent/JPS61288574A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63153963A (ja) * | 1986-12-18 | 1988-06-27 | Matsushita Electric Ind Co Ltd | 同期分離装置 |
| US4954893A (en) * | 1988-09-07 | 1990-09-04 | Sanyo Electric Co., Ltd. | Reference signal producing circuit for phase servo control |
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