JPH03256457A - ディジタル信号分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はテレビジョン信号のコンポジット同期信号から
垂直同期信号を分離する際等に用いることのできるディ
ジタル信号分離回路に関するものである。

従来の技術 第４図に従来の垂直同期信号分離回路を示す。

第４図において、コンポジット同期信号の入力端子１は
、抵抗２．コンデンサ３からなる積分回路４に接続され
、積分回路４の出力端子は電圧比較回路５の比較入力端
子に接続される。一方、電圧比較回路５の基準入力端子
には、基準電圧の入力端子６が接続される。電圧比較回
路５の出力は分離された垂直同期信号として出力端子７
に出力される。

第５図は第４図の各部の電圧波形を示すものであり、ａ
はコンポジット同期信号、ｂは積分回路４の出力電圧、
Ｃは基準電圧、ｄは電圧比較回路５の出力電圧、すなわ
ちコンポジット同期信号ａから基準電圧Ｃ以下となる部
分を分離した垂直同期信号である。

上記構成において、以下その動作を説明する。

入力端子１には、第５図ａに示すように互いにデユーテ
ィ比の異なる複数のディジタル信号ａ１とａ２からなる
コンポジット同期信号ａが入力される。コンポジット同
期信号ａは積分回路４で積分され、ディジタル信号ａ１
の期間は負方向に小さく、ディジタル信号ａ２の期間は
負方向に大きな出力電圧すが得られる。積分回路４の出
力電圧すは電圧比較回路５の比較入力端子に印加され、
入力端子６から基準入力端子に印加される基準電圧Ｃと
電圧比較される。その結果、積分回路４の出力電圧すが
基準電圧Ｃより小さい期間だけ電圧比較回路５の出力電
圧がローレベルとなり、これが垂直同期信号ｄとして出
力端子７に出力される。このようにしてコンポジット同
期信号ａから垂直同期信号ｄを分離することができる。

発明が解決しようとする課題 このような従来の垂直同期信号分離回路では、積分回路
４の抵抗２とコンデンサ３で時定数をアナログ的に設定
するため、垂直同期信号ｄを正確に分離するためには、
抵抗２やコンデンサ３の値を厳密に設定しなければなら
ない。ところが、通常はこの時定数を正確に設定するこ
とは極めて困難である。また、仮に設計、製造時に時定
数が正確に設定できたとしても、温度や湿度等の環境変
化によって時定数が変動しやすい。このためコンポジッ
ト同期信号ａから垂直同期信号ｄを正確に分離すること
は困難である。

本発明はこのような従来の問題を解決するディジタル信
号分離回路を提供するものである。

課題を解決するための手段 本発明は上記問題点を解決するため、積分回路をアップ
ダウンカウンタを用いたディジタル回路に置き換えた構
成を有している。

作用 この構成によって、ディジタル信号波形を時間的に積分
し低周波成分を分離出力する回路をディジタル回路のみ
で構成する事を可能にすると共に、ディジタル回路であ
るため、時定数が安定となる。

実施例 本発明のディジタル信号分離回路をテレビジョン信号の
垂直同期信号分離回路に応用した一実施例を第１図に示
す。

第１図において、８はコンポジット同期信号の入力端子
である。９はアップダウンカウンタであり、アップダウ
ン入力端子９１と計数制限入力９２を有する。１０．１
１は第１．第２の数値検出回路であり、アップダウンカ
ウンタ９のカウンタ数値の最大値と最小値を設定するた
めのものである。１２は出力回路であり、第１．第２の
数値検出回路１０．１１の出力にもとづいて垂直同期信
号を作威し、出力端子１３に出力する。１４はクロック
入力端子である。１５は計数制限回路であり、第１．第
２の数値検出回路１０．１１の出力とアップダウン入力
端子９１に接続したコンポジット同期信号の入力端子８
のモード指定信号から〔カウント数値が最大かつカウン
トアツプモード〕と〔カウント数値が最小かつカウント
ダウンモード〕の状態を検出し、計数制限入力９２へ接
続したクロック信号の出力を停止する。１２は出力回路
で、第１．第２の数値検出回路１０．１２の検出信号を
セットとリセットに接続したラッチ回路で構成される。

クロック入力端子１４は、計数制限回路１５と出力回路
１２に接続されている。

次に、第１図について動作を説明する。

コンポジット同期信号はアップダウンカウンタ９のカウ
ントアツプモードとカウントダウンモードを切り換える
。アップダウンカウンタ９の出力数値は計数側［回路１
５の機能によって第１の数値から第２の数値までが動作
範囲になる。出力回路１２はカウンタ数値が最大値と最
小値になった場合だけ出力信号をセット又はリセットす
る。コンポジット同期信号を入力した場合のカウンタ数
値は、最小値と最大値のうち、垂直帰線期間と垂直帰線
期間以外で、それぞれ逆の値を継続して出力する。その
結果、出力信号は、垂直帰線期間だけＨとＬが反転した
波形になる。

第２図は本発明を更に具体的に示した第２の実施例を示
すものであり、第１図と同一機能の部分には同一の符号
を付している。アップダウンカウンタ９には、コンポジ
ット同期信号ａが加えられるアップダウン入力端子９１
と、計数制限回路１５からの計数制限出力ｆが加えられ
る計数制限入力９２と、クリア一端子１６からのクリア
ー信号りが加えられるクリア一端子９３の他に、クロッ
ク入力端子１４からのクロックｅが加えられるクロック
入力端子９４を備えている。この実施例では説明の便宜
上アップダウンカウンタを２ビツトのカウンタで示して
いる。第１の数値検出回路１０は、アップダウンカウン
タ９の下位ビット出力ｂ１と上位ビット出力ｂ２を入力
とするＮＡＮＤゲ）１０ａで構成されている。一方、第
２の数値検出回路１１は、アップダウンカウンタ９の上
位ビット出力ｂ１と下位ビット出力ｂ２を入力とするＯ
Ｒゲートｌｌａで構成されている。出力回路１２は２つ
のＮＡＮＤゲート１２ａ、１２ｂとＤフリップフロップ
１２ｃで構成されている。ＮＡＮＤゲート１２ａは第１
の数値検出回路１０の出力ＣとＮＡＮＤゲート１２ｂの
出力を入力とし、その出力をＤフリップフロップ１２ｃ
のＤ入力とする。

ＮＡＮＤゲート１２ｂは第２の数値検出回路１１の出力
ｄとＤフリップ７０ツブ１２ｃのクロック入力にはクロ
ック入力端子１４からのクロックｅが加わる。クロック
制限回路１５はＮＯＲゲート１５ｂとＯＲゲート１５ｃ
と一入力が負論理のＡＮＤゲート１５ａで構成される。

ＡＮＤゲート１５ａの負論理入力には第１の数値検出回
路１０の出力Ｃが、もう一方の入力にはコンポジット同
期信号ａが入力される。ＮＯＲゲート１５ｂには、第２
の数値検出回路１１の出力ｄとコンポジット同期信号ａ
が入力される。ＡＮＤゲート１５ａとＮＯＲゲート１５
ｂの出力はＯＲゲート１５ｃの入力となり、その出力は
アップダウンカウンタ９の計数を停止する計数制限出力
ｆとして計数制御入力９２に加えられる。

第３図は第２図に示した各信号ａ−ｈのタイムチャート
を示している。また第１表〜第３表は各回路の真理値表
で、第１表はアップダウンカウンタ９、第２表は計数制
限回路１５、第３表は第１゜第２の数値検出回路１０．
１１及び出力回路１２について説明している。

（以　下　余　白） なお、第１表〜第３表において、Ｈはノ＼イレベル、Ｌ
はローレベル、ＸはハイレベＪＬかローレベルのどちら
でも構わないことを示す。第３表のＱｎ−１はＤフリッ
プフロップ１２ｃのＱ出力に変化がない事を示している
。

第１表からも明らかなように、アップダウンカウンタの
出力はコンポジット同期信号ａがＨの場合にカウントア
ツプモード、Ｌの場合にカウントダウンモードになる。

第１．第２の数値検出回路１０．１１はカウンタ数値〈
上位ビットｂ２．下位ビットｂ＋）の（Ｌ、Ｌ）と（Ｈ
，Ｈ）を検出する（第３表参照）。アップダウンカウン
タ９のカウントを停止する場合のコンポジット同期信号
ａと第１．第２の数値検出回路１０．１１の出力ｃ、ｄ
の関係は第２表に示す通りである。アップダウンカウン
タ９の停止は、クロックの停止ではなく計数制御入力９
２へのＨ入力で行い、第２表に示すコンポジット同期信
号ａと第１．第２の数値検出回路１０．１１の出力ｃ、
ｄの関係に依る。

以上の動作により、コンポジット同期信号ａのうち第３
図のａｌに示す周期の短いディジタル信号入力時は、ア
ップダウンカウンタ９の出力には変化があるが、出力回
路１２に変化はない。一方第３図の３２に示す周期の長
いディジタル信号入力中は、出力回路１２の出力も変化
する。

発明の効果 以上のように本発明は、アップダウンカウンタの出力値
に対する第１．第２の検出信号のうち、どちらの信号が
後に入力したかによって、出力信号がハイレベルかロー
レベルかを切換える出力回路を備えるため、パルス性ノ
イズの信号入力に対して出力信号が影響を受けにくい（
ヒステリシス特性を持つ）回路が実現できる。また、全
てディジタル回路で構成できるため、高集積化が容易で
、かつ時定数等の特性劣化のない優れたディジタル信号
分離回路が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるディジタル信号分離
回路のブロック図、第２図は本発明の第２の実施例にお
けるディジタル信号分離回路のブロック図、第３図は第
２図の回路のタイミング図、第４図は従来の垂直同期信
号分離回路のブロック図、第５図は第４図の回路のタイ
ミング図である。 １・・・・・・コンポジット同期信号の入力端子、２・
・・・・・抵抗、３・・・・・・コンデンサ、４・・・
・・・積分回路、５・・・・・・電圧比較回路、６・・
・・・・基準電圧の入力端子、７・・・・・・垂直同期
信号の出力端子、８・・・・・・コンポジット同期信号
の入力端子、９・・・・・・アップダウンカウンタ、９
１・・・・・・アップダウン入力端子、９２・・・・・
・クロック入力端子、９３・・・・・・クリアー入力、
９４・・・・・・クロック入力、１０・・・・・・第１
の数値検出回路、１０ａ・・・・・・ＮＡＮＤＡＮＤゲ
ート・・・・・・第２の数値検出回路、ｌｌａ・・・・
・・ＯＲゲート、１２・・・・・・出力回路、１２　ａ
　、　　１２　ｂ−−−ＮＡＮＤＡＮＤゲートｃ・・・
・・・Ｄフリップフロップ、１３・・・・・・出力端子
、１４・・・・・・クロック入力端子、１５・・・・・
・計数制限回路、１５ａ・・・・・・ＡＮＤゲート、１
５ｂ・・・・・・ＮＯＲゲート、１５ｃ・・・・・・Ｏ
Ｒゲート。 α　コノ、Ｌ″ン゛ット同舅口信号 ｂ　禎勺回１各の出力零Ｕ五 Ｃ纂卒電圧 ｄ　室直同菖ｌ上刃電」Ｌ

Claims (1)

【特許請求の範囲】
1. 入力信号がハイレベルかローレベルかによってカウント
   アップとカウントダウンのモードが切換わるアップダウ
   ンカウンタと、上記アップダウンカウンタの出力が異な
   る特定の２値に達するとそれぞれの検出信号を出力する
   検出回路と、上記検出回路の一方の検出信号出力時にカ
   ウントアップのモードの場合ともう一方の検出信号出力
   時にカウントダウンのモードである場合は上記アップダ
   ウンカウンタの計数動作を禁止する回路と、上記２つの
   検出信号を入力し、どちらの信号が後に入力したかによ
   って出力信号がハイレベルかローレベルかを切換える出
   力回路とを備えたディジタル信号分離回路。