JP3278867B2 - 垂直同期分離回路 - Google Patents
垂直同期分離回路Info
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- JP3278867B2 JP3278867B2 JP18876091A JP18876091A JP3278867B2 JP 3278867 B2 JP3278867 B2 JP 3278867B2 JP 18876091 A JP18876091 A JP 18876091A JP 18876091 A JP18876091 A JP 18876091A JP 3278867 B2 JP3278867 B2 JP 3278867B2
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Description
【０００１】
【産業上の利用分野】本発明は、回路のＩＣ化に好適な
垂直同期分離回路に関する。
垂直同期分離回路に関する。
【０００２】
【従来の技術】一般に垂直同期分離回路では、図３に示
されたように、コンデンサＣ1 、抵抗Ｒ1 、トランジス
タＱ1 で構成されるクランプ回路で、映像信号がクラン
プされ、この場合、映像信号の同期区間でトランジスタ
Ｑ1 に電流が流れ、その電流が抵抗Ｒ2 で電圧波形とさ
れ、コンパレータ１でパルス信号化される。
されたように、コンデンサＣ1 、抵抗Ｒ1 、トランジス
タＱ1 で構成されるクランプ回路で、映像信号がクラン
プされ、この場合、映像信号の同期区間でトランジスタ
Ｑ1 に電流が流れ、その電流が抵抗Ｒ2 で電圧波形とさ
れ、コンパレータ１でパルス信号化される。
【０００３】そして、コンパレータ１の出力信号は積分
器３に入力されて積分され、コンパレータ７により垂直
同期成分だけが分離・出力される。
器３に入力されて積分され、コンパレータ７により垂直
同期成分だけが分離・出力される。
【０００４】この場合、例えば映像信号として、図４の
信号ｅが入力されると、その積分波形は同図の信号ｇと
なり、映像信号として同図の信号ｈがが入力されると、
その積分波形は同図の信号ｉとなる。
信号ｅが入力されると、その積分波形は同図の信号ｇと
なり、映像信号として同図の信号ｈがが入力されると、
その積分波形は同図の信号ｉとなる。
【０００５】すなわち、信号ｈのように垂直同期信号の
同期幅が短い信号では（例えば、ダビング防止用のビデ
オテープに記録された映像信号）、コンパレータ７のス
ライスレベルｆに積分器３の出力信号レベルがとどか
ず、コンパレータ７から出力信号が得られなくなる。
同期幅が短い信号では（例えば、ダビング防止用のビデ
オテープに記録された映像信号）、コンパレータ７のス
ライスレベルｆに積分器３の出力信号レベルがとどか
ず、コンパレータ７から出力信号が得られなくなる。
【０００６】そこで、図５から理解されるように、積分
器３とコンパレータ７との間にピークホールド回路２、
コンパレータ４、および加算器５が介挿される構成が採
用されている。
器３とコンパレータ７との間にピークホールド回路２、
コンパレータ４、および加算器５が介挿される構成が採
用されている。
【０００７】この場合、積分器３の出力信号は、ピーク
ホールド回路２、コンパレータ４、および加算器５に入
力され、積分器３の出力信号を図６の信号ｋとすると、
ピークホールドされた信号波形は同図の信号ｊとなる。
ホールド回路２、コンパレータ４、および加算器５に入
力され、積分器３の出力信号を図６の信号ｋとすると、
ピークホールドされた信号波形は同図の信号ｊとなる。
【０００８】そして、信号ｋと信号ｊとがコンパレータ
４で比較され、コンパレータ４からは図６のパルス信号
ｌが得られ、このパルス信号ｌともとの信号ｋとが加算
器５で加算されると、コンパレータ７から所望のパルス
信号が出力される。
４で比較され、コンパレータ４からは図６のパルス信号
ｌが得られ、このパルス信号ｌともとの信号ｋとが加算
器５で加算されると、コンパレータ７から所望のパルス
信号が出力される。
【０００９】すなわち、図５の回路構成により、垂直同
期幅に対応する最適なスライスレベルｆの設定が行なえ
る。
期幅に対応する最適なスライスレベルｆの設定が行なえ
る。
【００１０】この場合、ピークホールド回路は一般に大
きな時定数を有し、ピン６を介して外付けされる。
きな時定数を有し、ピン６を介して外付けされる。
【００１１】
【発明が解決しようとする課題】しかしながら、近年Ｉ
Ｃの機能増大化により、１つの機能に対するピンの割り
当てが減少し、ピンが共有化されるなど、限られたピン
数をより有効に利用することが設計上重要になってきて
おり、ピークホールドのためにピン６を１本割り当てる
ことは設計上好ましくない。
Ｃの機能増大化により、１つの機能に対するピンの割り
当てが減少し、ピンが共有化されるなど、限られたピン
数をより有効に利用することが設計上重要になってきて
おり、ピークホールドのためにピン６を１本割り当てる
ことは設計上好ましくない。
【００１２】本発明の目的は、回路がＩＣ化された場
合、外付ピンの数が減少されるとともに、時定数の大き
な抵抗容量の外付素子が不要とされた垂直同期分離回路
を提供することにある。
合、外付ピンの数が減少されるとともに、時定数の大き
な抵抗容量の外付素子が不要とされた垂直同期分離回路
を提供することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、下記の手段を備えた垂直同期分離回路を
提供する。即ち、複合映像信号から映像信号と同期信号
を分離する分離回路と、該分離回路の出力を積分する積
分器と、該積分器の出力に所定のレベル調整値を加算す
るために該積分器に接続された第１入力とレベル調整値
生成回路に接続された第２入力を有する加算器と、該加
算器の出力を所定の閾値と比較して垂直同期信号を出力
する第１の比較器を備えた垂直同期分離回路において、
上記レベル調整値生成回路を、アップダウンカウンタ
と、該アップダウンカウンタのアップカウント時にカウ
ント値を急速に増加させることができる周期の短い第１
のクロック信号と、ダウンカウント時にカウント値をゆ
っくりと減少させることができる周期の長い第２のクロ
ック信号の中の何れか１つのクロック信号を選択して上
記アップダウンカウンタへ供給するクロック信号選択手
段と、上記アップダウンカウンタの出力信号をアナログ
信号に変換するＤ／Ａ変換器と、上記積分器の出力に接
続された第１入力と、上記Ｄ／Ａ変換器の出力に接続さ
れた第２入力と、上記積分器の出力と上記Ｄ／Ａ変換器
の出力の比較結果に従って第１状態又は第２状態を出力
する出力とを有する第２の比較器と、上記第２の比較器
の出力を上記加算器の第２入力に接続する接続手段と、
上記第２比較器の出力を上記アップダウンカウンタのア
ップ／ダウン切換入力に接続する接続手段と、上記第２
比較器の出力を上記クロック信号選択手段の選択入力に
接続する接続手段と、を有し、上記第２の比較器の出力
信号が第１状態（例えば、ハイレベル）にあるときは、
上記アップダウンカウンタがアップカウントするととも
に、上記クロック信号選択手段が周期の短い第１のクロ
ック信号を供給するようにし、上記第２の比較器の出力
信号が第２状態（例えば、ロウレベル）にあるときは、
上記アップダウンカウンタがダウンカウントするととも
に、上記クロック信号選択手段が周期の長い第２のクロ
ック信号を供給するようにした、ことを特徴とする垂直
同期分離回路を提供する。
に、本発明は、下記の手段を備えた垂直同期分離回路を
提供する。即ち、複合映像信号から映像信号と同期信号
を分離する分離回路と、該分離回路の出力を積分する積
分器と、該積分器の出力に所定のレベル調整値を加算す
るために該積分器に接続された第１入力とレベル調整値
生成回路に接続された第２入力を有する加算器と、該加
算器の出力を所定の閾値と比較して垂直同期信号を出力
する第１の比較器を備えた垂直同期分離回路において、
上記レベル調整値生成回路を、アップダウンカウンタ
と、該アップダウンカウンタのアップカウント時にカウ
ント値を急速に増加させることができる周期の短い第１
のクロック信号と、ダウンカウント時にカウント値をゆ
っくりと減少させることができる周期の長い第２のクロ
ック信号の中の何れか１つのクロック信号を選択して上
記アップダウンカウンタへ供給するクロック信号選択手
段と、上記アップダウンカウンタの出力信号をアナログ
信号に変換するＤ／Ａ変換器と、上記積分器の出力に接
続された第１入力と、上記Ｄ／Ａ変換器の出力に接続さ
れた第２入力と、上記積分器の出力と上記Ｄ／Ａ変換器
の出力の比較結果に従って第１状態又は第２状態を出力
する出力とを有する第２の比較器と、上記第２の比較器
の出力を上記加算器の第２入力に接続する接続手段と、
上記第２比較器の出力を上記アップダウンカウンタのア
ップ／ダウン切換入力に接続する接続手段と、上記第２
比較器の出力を上記クロック信号選択手段の選択入力に
接続する接続手段と、を有し、上記第２の比較器の出力
信号が第１状態（例えば、ハイレベル）にあるときは、
上記アップダウンカウンタがアップカウントするととも
に、上記クロック信号選択手段が周期の短い第１のクロ
ック信号を供給するようにし、上記第２の比較器の出力
信号が第２状態（例えば、ロウレベル）にあるときは、
上記アップダウンカウンタがダウンカウントするととも
に、上記クロック信号選択手段が周期の長い第２のクロ
ック信号を供給するようにした、ことを特徴とする垂直
同期分離回路を提供する。
【００１４】
【作用】本発明にかかる垂直同期分離回路は、上記アッ
プダウンカウンタとＤ／Ａ変換器がピークホールド回路
を形成し、上記第２の比較器の出力には当該時点の積分
器の出力がその前の出力に比べて増加しているか減少し
ているかを表す信号（ローレベル又はハイレベル）が出
力される。この信号を使って積分器の出力信号のレベル
調整を行うことにより、常に適正なスライスレベルの信
号が得られる。
プダウンカウンタとＤ／Ａ変換器がピークホールド回路
を形成し、上記第２の比較器の出力には当該時点の積分
器の出力がその前の出力に比べて増加しているか減少し
ているかを表す信号（ローレベル又はハイレベル）が出
力される。この信号を使って積分器の出力信号のレベル
調整を行うことにより、常に適正なスライスレベルの信
号が得られる。
【００１５】
【実施例】以下、本発明に係る垂直同期分離回路の好適
な実施例を、図１および図２に基いて説明する。
な実施例を、図１および図２に基いて説明する。
【００１６】なお、図１において従来例と同一構成部分
には同一符号を付し、その説明は省略する。
には同一符号を付し、その説明は省略する。
【００１７】図１において、積分器３と加算器５との間
には、コンパレータ９、論理回路１１、アップダウンカ
ウンタ１３およびＤ／Ａ変換器１５が介挿されている。
には、コンパレータ９、論理回路１１、アップダウンカ
ウンタ１３およびＤ／Ａ変換器１５が介挿されている。
【００１８】アップダウンカウンタ１３は、同期の短い
クロック信号でアップカウントされる一方、同期の長い
クロック信号でダウンカウントされる構成とされてい
る。
クロック信号でアップカウントされる一方、同期の長い
クロック信号でダウンカウントされる構成とされてい
る。
【００１９】すなわち、コンパレータ９が積分器３の出
力信号と、Ｄ／Ａ変換器１５の出力信号とを比較して、
積分器３の出力の方が大きいときは、コンパレータ９の
出力が“Ｈ”となり、アップダウンカウンタのＵ／Ｄ端
子に“Ｈ”が入力されてアップカウントされ、このとき
クロック信号入力ＣK には、論理回路１１により例えば
３２ｆH （水平周波数）が選択されて入力される。
力信号と、Ｄ／Ａ変換器１５の出力信号とを比較して、
積分器３の出力の方が大きいときは、コンパレータ９の
出力が“Ｈ”となり、アップダウンカウンタのＵ／Ｄ端
子に“Ｈ”が入力されてアップカウントされ、このとき
クロック信号入力ＣK には、論理回路１１により例えば
３２ｆH （水平周波数）が選択されて入力される。
【００２０】一方、Ｄ／Ａ変換器の出力が積分器３の出
力よりも大きいときは、クロック信号入力ＣK には２ｆ
V （垂直周波数）が選択・入力され、アップダウンカウ
ンタ１３はダウンカウントを行なう。
力よりも大きいときは、クロック信号入力ＣK には２ｆ
V （垂直周波数）が選択・入力され、アップダウンカウ
ンタ１３はダウンカウントを行なう。
【００２１】この場合、図２に示すように、入力される
映像信号Ｃ（垂直同期付近）に対して、コンパレータ９
の出力信号は信号ｄとなる。
映像信号Ｃ（垂直同期付近）に対して、コンパレータ９
の出力信号は信号ｄとなる。
【００２２】すなわち、Ｄ／Ａ変換器１５の出力信号ａ
のレベルが積分器３の出力信号ｂのレベルよりも高い所
でアップダウンカウンタ１３がダウンカウントされるの
で、信号ａのレベルは徐々に下がる一方、信号ｂのレベ
ルが信号ａのレベルよりも高い所ではアップカウントさ
れるので、信号ａは短時間に階段状に増加する。
のレベルが積分器３の出力信号ｂのレベルよりも高い所
でアップダウンカウンタ１３がダウンカウントされるの
で、信号ａのレベルは徐々に下がる一方、信号ｂのレベ
ルが信号ａのレベルよりも高い所ではアップカウントさ
れるので、信号ａは短時間に階段状に増加する。
【００２３】従って、信号ｂが小さいときは、スライス
レベル（信号ａのレベル）が徐々に下がり、信号ｂのレ
ベルがあるレベルにまで下がって安定することになる。
レベル（信号ａのレベル）が徐々に下がり、信号ｂのレ
ベルがあるレベルにまで下がって安定することになる。
【００２４】なお、例えば、映像信号Ｃの入力がない場
合、信号ｂのレベルが極端に下がると雑音をひろってし
まうおそれがあるので、リミッターなどを設けて、スラ
イスレベルの下限を制限することが望ましい。
合、信号ｂのレベルが極端に下がると雑音をひろってし
まうおそれがあるので、リミッターなどを設けて、スラ
イスレベルの下限を制限することが望ましい。
【００２５】以上説明したように、この実施例では、積
分器３と加算器５との間にアップダウンカウンタ１３等
が介挿されたので、垂直同期期間の幅が短い信号に対し
てもスライスレベルが最適なレベル位置に設定され、安
定した出力が得られる。
分器３と加算器５との間にアップダウンカウンタ１３等
が介挿されたので、垂直同期期間の幅が短い信号に対し
てもスライスレベルが最適なレベル位置に設定され、安
定した出力が得られる。
【００２６】そして、従来のように時定数の大きなピー
クホールドを使用しないので、外付の部品が不要とな
り、その部品を取り付けるためのピンが不要となる。
クホールドを使用しないので、外付の部品が不要とな
り、その部品を取り付けるためのピンが不要となる。
【００２７】
【発明の効果】本発明にかかる垂直同期分離回路は、ピ
ークホールド回路を電子回路で構成したので、ＩＣ化し
た場合に外付けの回路を必要とせず、回路が簡単になる
とともに、ＩＣのピンの数を減らすこともできる。これ
によって、従来、外付けで構成しなければならなかった
時定数の大きな抵抗容量素子を使うピークホールド回路
が必要でなくなった。
ークホールド回路を電子回路で構成したので、ＩＣ化し
た場合に外付けの回路を必要とせず、回路が簡単になる
とともに、ＩＣのピンの数を減らすこともできる。これ
によって、従来、外付けで構成しなければならなかった
時定数の大きな抵抗容量素子を使うピークホールド回路
が必要でなくなった。
【００２８】また、本発明にかかる垂直同期分離回路
は、積分器の出力とＤ／Ａ変換器の出力を比較する第２
の比較器の出力がアップカウントかダウンカウントかの
判別信号となっているので、当該時点でカウンタがアッ
プカウントしているのかダウンカウントしているのかが
瞬時にわかる。
は、積分器の出力とＤ／Ａ変換器の出力を比較する第２
の比較器の出力がアップカウントかダウンカウントかの
判別信号となっているので、当該時点でカウンタがアッ
プカウントしているのかダウンカウントしているのかが
瞬時にわかる。
【図１】本発明に係る垂直同期分離回路の好適な実施例
の回路構成図である。
の回路構成図である。
【図２】実施例の各種信号の波形図である。
【図３】従来例の回路構成図である。
【図４】従来例の各種信号の波形図である。
【図５】従来例の回路構成図である。
【図６】従来例の各種信号の波形図である。
１，７，９ コンパレータ ３ 積分器 ５ 加算器 １１ 論理回路 １３ アップダウンカウンタ １５ Ｄ／Ａ変換器
Claims (1)
- 【請求項１】複合映像信号から映像信号と同期信号を分
離する分離回路と、該分離回路の出力を積分する積分器
と、該積分器の出力に所定のレベル調整値を加算するた
めに該積分器に接続された第１入力とレベル調整値生成
回路に接続された第２入力を有する加算器と、該加算器
の出力を所定の閾値と比較して垂直同期信号を出力する
第１の比較器を備えた垂直同期分離回路において、 上記レベル調整値生成回路を、 アップダウンカウンタと、 該アップダウンカウンタのアップカウント時にカウント
値を急速に増加させることができる周期の短い第１のク
ロック信号と、ダウンカウント時にカウント値をゆっく
りと減少させることができる周期の長い第２のクロック
信号の中の何れか１つのクロック信号を選択して上記ア
ップダウンカウンタへ供給するクロック信号選択手段
と、 上記アップダウンカウンタの出力信号をアナログ信号に
変換するＤ／Ａ変換器と、 上記積分器の出力に接続された第１入力と、上記Ｄ／Ａ
変換器の出力に接続された第２入力と、上記積分器の出
力と上記Ｄ／Ａ変換器の出力の比較結果に従って第１状
態又は第２状態を出力する出力とを有する第２の比較器
と、 上記第２の比較器の出力を上記加算器の第２入力に接続
する接続手段と、 上記第２比較器の出力を上記アップダウンカウンタのア
ップ／ダウン切換入力に接続する接続手段と、 上記第２比較器の出力を上記クロック信号選択手段の選
択入力に接続する接続手段と、を有し、 上記第２の比較器の出力信号が第１状態（例えば、ハイ
レベル）にあるときは、上記アップダウンカウンタがア
ップカウントするとともに、上記クロック信号選択手段
が周期の短い第１のクロック信号を供給するようにし、 上記第２の比較器の出力信号が第２状態（例えば、ロウ
レベル）にあるときは、上記アップダウンカウンタがダ
ウンカウントするとともに、上記クロック信号選択手段
が周期の長い第２のクロック信号を供給するようにし
た、 ことを特徴とする垂直同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18876091A JP3278867B2 (ja) | 1991-07-29 | 1991-07-29 | 垂直同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18876091A JP3278867B2 (ja) | 1991-07-29 | 1991-07-29 | 垂直同期分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537808A JPH0537808A (ja) | 1993-02-12 |
| JP3278867B2 true JP3278867B2 (ja) | 2002-04-30 |
Family
ID=16229295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18876091A Expired - Fee Related JP3278867B2 (ja) | 1991-07-29 | 1991-07-29 | 垂直同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3278867B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10224270C1 (de) | 2002-05-31 | 2003-10-02 | Fujitsu Siemens Computers Gmbh | Verfahren zur Erfassung von Kommutierungsimpulsen eines Lüftermotors und Schaltungsanordnung zur Durchführung des Verfahrens |
| DE102006034349B3 (de) * | 2006-07-25 | 2008-02-07 | Texas Instruments Deutschland Gmbh | Integrator und Fehlerverstärker |
-
1991
- 1991-07-29 JP JP18876091A patent/JP3278867B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0537808A (ja) | 1993-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |