JPH0516209B2

JPH0516209B2 -

Info

Publication number: JPH0516209B2
Application number: JP58183525A
Authority: JP
Inventors: Takayuki Sasaki; Masaaki Arai
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1983-09-30
Filing date: 1983-09-30
Publication date: 1993-03-03
Also published as: JPS6075112A

Description

【発明の詳細な説明】産業上の利用分野この発明は、例えば複合映像信号のAGC回路
に係わり、特にそのデジタル化技術に関する。

背景技術とその問題点従来、一般的に用いられるアナログ回路で構成
されるアナログAGC回路では、その構成素子の
ばらつき等のために、必ず調整が必要であつた。
また、温度や経時的な変化のため特性の変化があ
つた。このため、理想的な動作状態に常に保つの
は困難であつた。

さらにアナログAGC回路を集積化する場合、
回路の大きさは、集積化できないコンデンサの大
きさで決まり、ある程度以下にできない不都合が
あつた。

以上のような欠点はAGC回路をデジタル化回
路で構成するデジタルAGC回路によれば一掃で
きる。

第１図はこのデジタルAGC回路の一例で、入
力信号が複合映像信号の場合である。この例は、
映像信号では同期信号振幅、すなわち、ペデスタ
ルレベルとシンクチツプレベルとの差は一定であ
るはずであることから、入力映像信号が、その同
期信号振幅が一定になるようにAGCがかけられ
る場合の例である。

この例では入力端１よりペデスタルクランプが
かけられた複合テレビジヨン信号がＡ／Ｄコンバ
ータ２に供給されてデジタル信号に変換され、こ
のデジタル信号がマルチプライヤ３に供給され
る。このマルチプライヤ３の出力信号は同期信号
検出回路４に供給される。この場合、入力複合映
像信号はペデスタルクランプがかかつているの
で、一定レベル値に相当するデジタル値を越える
デジタル信号を検知することにより同期信号部分
を検出することができる。

こうして検出されたデジタル同期信号は係数設
定回路５に供給されて、その検出された同期信号
の振幅が検出され、その振幅に応じた係数値（デ
ジタル値）がこの係数設定回路５よりマルチプラ
イヤ３に供給される。この係数値は、マルチプラ
イヤ３の出力に得られるデジタル映像信号中の同
期信号の振幅が一定になるような値であり、結
局、これによりAGCがかかり、出力端６には同
期信号振幅が一定になるようにAGCがかけられ
たデジタル映像信号が得られる。

このデジタルAGC回路によれば、無調整化、
安定動作及び高集積化が期待でき、アナログ回路
の欠点を除去できる。

ところが、この第１図例のデジタルAGC回路
の場合、AGCがかけられる前のアナログ信号を
デジタル信号に変換するものであるので、Ａ／Ｄ
コンバータ２の入力信号の振幅は比較的大きくば
らついており、このため、Ａ／Ｄコンバータ２の
ビツト数の有効利用率が悪くなる。

すなわち、Ａ／Ｄコンバータ２では大振幅から
小振幅までばらついている入力信号を、許容でき
る変換誤差のビツト数でデジタル信号に変換しな
ければならない。このため、比較的高ビツト数に
せざるを得ない。しかし、このような高ビツト数
のすべてのビツト数を使用しなければならない人
力信号は常に到来するわけではないから、この
Ａ／Ｄコンバータ２の有効利用率は非常に悪くな
つてしまうのである。

また、第１図の回路ではマルチプライヤを用い
るものであるため、ハード的に大きくなつてしま
うという欠点もある。

発明の目的この発明は以上のような欠点の生じないデジタ
ルAGC回路を提供しようとするものである。

発明の概要この発明では、例えば、第２図に示すように、
アナログ映像入力信号が可変利得アンプ１２を介
してＡ／Ｄコンバータ１３に供給されてデジタル
映像信号に変換され、このデジタル映像信号がデ
ジタル回路で構成されたAGC制御電圧の検出部
２０に供給され、この検出部２０の出力に基づい
て可変利得アンプ１２の利得が制御されるように
なされた映像信号のAGC回路において、検出部
２０にて、上記デジタル映像信号のレベルとペデ
スタルレベルとのレベル差を、上記アナログ映像
入力信号の同期信号に関連した周期でかつ所定期
間内で検出し、このレベル差に応じた検出部２０
出力により可変利得アンプ１２の利得が制御され
るようになされたものである。

このように構成される本願発明によれば、デジ
タル映像信号のレベルとペデスタルレベルとのレ
ベル差を、上記アナログ映像入力信号の同期信号
に関連した周期でかつ所定期間内で検出している
ので、ノイズに対する誤動作が少なくなりかつ、
Ａ／Ｄコンバータの全ビツト数を有効に利用する
ことができる。

実施例以下、この発明の一実施例を図を参照しながら
説明しよう。

第２図はこの発明をテレビジヨン信号のAGC
回路の場合の一例で、入力端１１を通じたペデス
タルクランプのかかつている複合映像信号Sv（第
３図Ａ）が利得可変アンプ１２に供給されて後述
のようにしてAGCがかけられた後、Ａ／Ｄコン
バータ１３に供給されて例えば１サンプル当り８
ビツトで並列のデジタル信号に変換され、出力端
１４に導出される。

Ａ／Ｄコンバータ１３よりのデジタル信号は、
また、AGC制御電圧検出部２０を構成するゲー
ト回路２１及び２２に供給されるとともに同期信
号検出回路２３に供給される。

同期信号検出回路２３では第１図例と同様にし
て同期信号部分が検出される。この場合、この同
期信号検出回路２３からは、同期信号HDの前縁
に相当するデジタルサンプルデータ時点で出力パ
ルスが得られ、これが第１〜第３の遅延回路２４
_１〜２４₃に供給される。そして、第１の遅延回路
２４₁からは同期信号HDのパルス幅区間のほぼ
中央付近のサンプル位置で出力パルスG₁（第３図
Ｂ）が得られ、第２の遅延回路２４₂からは水平
帰線期間内のバツクポーチ部分のペデスタルレベ
ル期間内のサンプル位置で出力パルスG₂（同図
Ｃ）が得られ、第３の遅延回路２４₃からは例え
ば映像区間の始めのサンプル位置で出力パルス
G₃（同図Ｄ）が得られる。

そして、第１の出力パルスG₁はゲート回路２
１に供給される。したがつて、このゲート回路２
１からはシンクチツプレベルを示すデジタル信号
が得られ、これがラツチ回路２５でラツチされ
る。

また、第２の出力パルスG₂はゲート回路２２
に供給される。したがつて、このゲート回路２２
からはペデスタルレベルを示すデジタル信号が得
られ、これがラツチ回路２６にラツチされる。

ラツチ回路２５及び２６の出力は減算回路２７
に供給されて、この減算回路２７からは同期信号
HDのシンクチップレベルとペデスタルレベルと
の差のデジタル信号が得られる。そして、この差
のデジタル信号はカウンタ２８のプリセツト端子
に供給される。一方、第３の出力パルスG₃がこ
のカウンタ２８のロード端子に供給され、このパ
ルスG₃の時点でカウンタ２８がプリセツト端子
により与えられるカウント値にプリセツトされ、
そのプリセツト値からクロツク信号CPがダウン
カウントされる。このカウンタ２８はクロツク信
号CPをカウントしたとき１水平期間分でフルカ
ウントするようなものとされている。そして、こ
のカウンタ２８のボロー出力BO（第３図Ｆ）は
プリセツト値からダウンカウントして０カウント
になつたときローレベルに立ち下がる。さらにカ
ウンタ２８は、このボロー出力BOがローレベル
に立ち下がるとクロツク信号CPのカウントを停
止する。そして、次に再びロード端子に第３の出
力パルスG₃が供給されてカウンタ２８がプリセ
ツトされると、ボロー出力BOはハイレベルに立
ち上がるので、再びクロツク信号CPがこのプリ
セツト値からダウンカウントされる。

以上のことから、カウンタ２８からのボロー出
力BOは第３図Ｅに示すように同期信号の尖頭値
レベルに応じたパルス幅の信号となる。

この信号BOはローパスフイルタ２９に供給さ
れて平滑され、そのパルス幅に応じたレベルのア
ナログ電圧LO（同図Ｆ）とされ、これが利得可変
アンプ１２に供給されて水平同期信号HDの振幅
が一定になるようにAGCがかかる。

以上は同期信号の振幅が一定になるように
AGCをかけるようにしたAGC回路の場合である
が、例えば、入力映像信号がVTRの再生信号の
場合で、記録時、第４図に示すように水平ブラン
キング期間内のバツクポーチ区間に基準の一定振
幅のパルスPRを打ち込んで記録しておき、この
基準パルスPRが一定振幅になるようにAGCをか
ける場合にもこの発明は適用できる。この場合に
は、ラツチ回路２５及び２６には打ち込み基準パ
ルスPRの尖頭値レベルのデジタル値及びペデス
タルレベルをラツチするように構成すればよい。

また、この発明は入力映像信号のピーク値が規
定白振幅を越えるような場合に入力映像信号に対
する利得を下げるようにするピークAGC回路に
も適用可能である。

第５図はこのピークAGC回路の場合の一例で、
３０がAGC制御電圧の検出回路である。

この例では、Ａ／Ｄコンバータ１３からのデジ
タル映像信号はゲート回路３１に供給されるとと
もに同期信号検出回路３２に供給される。同期信
号検出回路３２からは入力複合映像信号Sv（第６
図Ａ）の同期信号HDの前縁でパルスが得られ、
これが遅延回路３３にて所定サンプル分遅らされ
てこれより複合映像信号Svの水平ブランキング
期間のバツクポーチ区間のペデスタルレベル部分
のサンプル位置に相当する時点でパルスG₄（同図
Ｂ）が得られる。

そして、このパルスG₄がゲート回路３１に供
給されこのゲート回路３１よりペデスタルレベル
のデジタルサンプルデータが得られ、これがラツ
チ回路３４でラツチされる。このヤツチ回路３４
からのペデスタルレベルのデータは加算回路３５
に供給され、規定白振幅のデジタルデータと加算
され、その和のデジタル出力が比較回路３７に供
給される。

この比較回路３７にはＡ／Ｄコンバータ１３か
らのデジタル映像信号が供給されており、この比
較回路３７からは映像信号Svのレベルがそのペ
デスタルレベルよりも規定白振幅以上高くなつた
ところで出力CO（第６図Ｃ）が得られ、これがロ
ーパスフイルタ３８にて平滑され、その出力SC
（同図Ｄ）が利得可変アンプ１２に供給され、規
定白振幅を越えるような過大なピークを抑えるよ
うに入力映像信号に対してAGCがかかる。

発明の効果以上のようにして、この発明においては、デジ
タル映像信号のレベルとペデスタルレベルとのレ
ベル差を、アナログ映像入力信号の同期信号に関
連した周期でかつ所定期間内で検出しているの
で、ノイズに対する誤動作が少なくなりかつ、
Ａ／Ｄコンバータの全ビツト数を有効に利用する
ことができる。換言すれば、Ａ／Ｄコンバータの
ビツト数はその安定な振幅の入力信号に対して選
定すればよいので、従来のように振幅が大きくば
らつく入力信号を取り扱う場合に比べてビツト数
を減らすことが可能である。

また、この発明ではAGC制御電圧の検出部の
構成は全くのデジタル構成としたので、無調整、
安定である。また高集積化が可能であるという利
点がある。この場合において利得可変アンプはア
ナログ構成であるがこれはLSI化が可能であるの
で、高集積化は可能である。したがつて、回路全
体として小形に構成できるという利点もある。

【図面の簡単な説明】

第１図はデジタルAGC回路の一例の系統図、
第２図はこの発明回路の一例の系統図、第３図は
その説明のための図、第４図はこの発明の他の例
の説明のための図、第５図はこの発明のさらに他
の例の一例の系統図、第６図はその説明のための
図である。１２は利得可変アンプ、１３はＡ／Ｄコンバー
タ、２０及び３０はAGC制御電圧の検出部であ
る。

Claims

【特許請求の範囲】１アナログ映像入力信号が可変利得アンプを介
してＡ／Ｄコンバータに供給されてデジタル映像
信号に変換され、このデジタル映像信号がデジタ
ル回路で構成されたAGC制御電圧の検出部に供
給され、この検出部の出力に基づいて上記可変利
得アンプの利得が制御されるようになされた映像
信号のAGC回路において、上記検出部にて、上記デジタル映像信号のレベ
ルとペデスタルレベルとのレベル差を、上記アナ
ログ映像入力信号の同期信号に関連した周期でか
つ所定期間内で検出し、このレベル差に応じた上
記検出部出力により上記可変利得アンプの利得が
制御されるようになされたことを特徴とする映像
信号のAGC回路。