JP2987917B2 - ビデオ信号の補正回路 - Google Patents
ビデオ信号の補正回路Info
- Publication number
- JP2987917B2 JP2987917B2 JP2294277A JP29427790A JP2987917B2 JP 2987917 B2 JP2987917 B2 JP 2987917B2 JP 2294277 A JP2294277 A JP 2294277A JP 29427790 A JP29427790 A JP 29427790A JP 2987917 B2 JP2987917 B2 JP 2987917B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- output
- video signal
- signal
- field memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はビデオ信号を記録又は再生するビデオテープ
レコーダ（VTR）及び光磁気ディスクレコーダ等の機器
においてビデオ信号のエラーを補正して画質を向上させ
るビデオ信号の補正回路に関する。
レコーダ（VTR）及び光磁気ディスクレコーダ等の機器
においてビデオ信号のエラーを補正して画質を向上させ
るビデオ信号の補正回路に関する。
［従来の技術］ 従来、この種のビデオ信号の補正回路においては、連
続する８ビットパラレルのビデオ信号及びこのビデオ信
号の１バイト毎に付加された１ビットのエラーフラグを
入力し、このエラーフラグによりビデオ信号のエラーを
検出する。そして、ビデオ信号のエラーを検出すると、
その検出した信号サンプルの回りであって対象データと
同位相の４点でエラーがない信号サンプルのデータを補
正信号として出力し、また４点の全てがエラーであると
きにはＮフィールドメモリにより遅延させたＮフィール
ド前の補正信号を出力するようになっている。このよう
に、エラーのビデオ信号を補正信号に置き換えることに
よりビデオ信号を補正している。
続する８ビットパラレルのビデオ信号及びこのビデオ信
号の１バイト毎に付加された１ビットのエラーフラグを
入力し、このエラーフラグによりビデオ信号のエラーを
検出する。そして、ビデオ信号のエラーを検出すると、
その検出した信号サンプルの回りであって対象データと
同位相の４点でエラーがない信号サンプルのデータを補
正信号として出力し、また４点の全てがエラーであると
きにはＮフィールドメモリにより遅延させたＮフィール
ド前の補正信号を出力するようになっている。このよう
に、エラーのビデオ信号を補正信号に置き換えることに
よりビデオ信号を補正している。
［発明が解決しようとする課題］ しかしながら、上述した従来のビデオ信号の補正回路
では、１フィールドにおけるエラーの発生頻度が高いと
きにその輝度信号又は色成分が大きく変化しやすいビデ
オ信号のエッジ部においてエラーが発生した場合、補正
後のビデオ信号のエッジ部に補正による歪みが発生しや
すいという問題点がある。また、ビデオ信号のエッジ部
に歪みが発生すると、映像の画質が著しく低下してしま
う。
では、１フィールドにおけるエラーの発生頻度が高いと
きにその輝度信号又は色成分が大きく変化しやすいビデ
オ信号のエッジ部においてエラーが発生した場合、補正
後のビデオ信号のエッジ部に補正による歪みが発生しや
すいという問題点がある。また、ビデオ信号のエッジ部
に歪みが発生すると、映像の画質が著しく低下してしま
う。
本発明はかかる問題点に鑑みてなされたものであっ
て、補正後のビデオ信号のエッジ部に歪みが発生するこ
とを防止できるビデオ信号の補正回路を提供することを
目的とする。
て、補正後のビデオ信号のエッジ部に歪みが発生するこ
とを防止できるビデオ信号の補正回路を提供することを
目的とする。
［課題を解決するための手段］ 本発明に係るビデオ信号の補正回路は、ビデオ信号及
びこのビデオ信号に付加されたエラーフラグを入力しこ
のエラーフラグに応じて前記ビデオ信号のデータを補正
するエラー補正回路と、Ｎ（任意の整数）フィールドの
期間のエラーフラグ数をカウントするエラーカウンタ
と、前記エラー補正回路の出力をＮフィールド遅延させ
る第１のフィールドメモリと、前記エラーフラグ数に応
じた定数を指数とする関数で前記第１のフィールドメモ
リの出力を除算する除算回路と、この除算回路の出力と
前記第１のフィールドメモリの出力とを入力し前記エラ
ーフラグ数に応じて双方のいずれか一方を出力するセレ
クタとを有することを特徴とする。
びこのビデオ信号に付加されたエラーフラグを入力しこ
のエラーフラグに応じて前記ビデオ信号のデータを補正
するエラー補正回路と、Ｎ（任意の整数）フィールドの
期間のエラーフラグ数をカウントするエラーカウンタ
と、前記エラー補正回路の出力をＮフィールド遅延させ
る第１のフィールドメモリと、前記エラーフラグ数に応
じた定数を指数とする関数で前記第１のフィールドメモ
リの出力を除算する除算回路と、この除算回路の出力と
前記第１のフィールドメモリの出力とを入力し前記エラ
ーフラグ数に応じて双方のいずれか一方を出力するセレ
クタとを有することを特徴とする。
また、本発明に係る他のビデオ信号の補正回路は、上
記回路に加えて、前記第１のフィールドメモリの出力
を、１フィールド遅延させる第２のフィールドメモリ
と、この第２のフィールドメモリの出力のカラー位相を
調整する位相調整回路と、この位相調整回路の出力と前
記第１のフィールドメモリの出力とを入力し双方を組合
わせて出力する加算回路とを有し、セレクタは前記除算
回路の出力と前記第１のフィールドメモリの出力と前記
加算回路の出力を入力し前記エラーフラグ数に応じてこ
れらのいずれか一方を出力することを特徴とする。
記回路に加えて、前記第１のフィールドメモリの出力
を、１フィールド遅延させる第２のフィールドメモリ
と、この第２のフィールドメモリの出力のカラー位相を
調整する位相調整回路と、この位相調整回路の出力と前
記第１のフィールドメモリの出力とを入力し双方を組合
わせて出力する加算回路とを有し、セレクタは前記除算
回路の出力と前記第１のフィールドメモリの出力と前記
加算回路の出力を入力し前記エラーフラグ数に応じてこ
れらのいずれか一方を出力することを特徴とする。
［作用］ 本発明においては、エラー補正回路はビデオ信号及び
このビデオ信号に付加されたエラーフラグを入力し、こ
のエラーフラグに応じて前記ビデオ信号のデータを補正
する。一方、エラーカウンタはＮフィールドの期間のエ
ラーフラグ数をカウントする。前記エラー補正回路の出
力は第１のフィールドメモリにおいてＮフィールド遅延
させた後、セレクタに供給される。前記除算回路は前記
エラーフラグ数に応じた定数を指数とする関数で前記第
１のフィールドメモリの出力を除算し、前記第１のフィ
ールドメモリの出力の振幅レベルをＮフィールドの期間
のエラーフラグ数、即ちエラー発生率に応じて指数的に
下げる。これにより、映像のコントラストを若干低下さ
せる。この除算回路の出力はセレクタに供給される。セ
レクタは前記除算回路の出力と前記第１のフィールドメ
モリの出力とを入力し、前記エラーフラグ数に応じて双
方のいずれか一方を出力する。
このビデオ信号に付加されたエラーフラグを入力し、こ
のエラーフラグに応じて前記ビデオ信号のデータを補正
する。一方、エラーカウンタはＮフィールドの期間のエ
ラーフラグ数をカウントする。前記エラー補正回路の出
力は第１のフィールドメモリにおいてＮフィールド遅延
させた後、セレクタに供給される。前記除算回路は前記
エラーフラグ数に応じた定数を指数とする関数で前記第
１のフィールドメモリの出力を除算し、前記第１のフィ
ールドメモリの出力の振幅レベルをＮフィールドの期間
のエラーフラグ数、即ちエラー発生率に応じて指数的に
下げる。これにより、映像のコントラストを若干低下さ
せる。この除算回路の出力はセレクタに供給される。セ
レクタは前記除算回路の出力と前記第１のフィールドメ
モリの出力とを入力し、前記エラーフラグ数に応じて双
方のいずれか一方を出力する。
本発明によれば、エラー発生率に応じて第１のフィー
ルドメモリの出力と除算回路の出力とを切り替えること
ができ、エラー発生率が比較的高い場合にビデオ信号を
補正した出力の振幅レベルを下げることができる。従っ
て、ビデオ信号のエッジ部においてエラーが発生しても
輝度信号又は色成分が大きく変化するこを防止でき、補
正後のビデオ信号のエッジ部に歪みが発生することを防
止できる。
ルドメモリの出力と除算回路の出力とを切り替えること
ができ、エラー発生率が比較的高い場合にビデオ信号を
補正した出力の振幅レベルを下げることができる。従っ
て、ビデオ信号のエッジ部においてエラーが発生しても
輝度信号又は色成分が大きく変化するこを防止でき、補
正後のビデオ信号のエッジ部に歪みが発生することを防
止できる。
また、本発明においては、上述した２種の出力に加え
て、以下に示す出力をセレクタにより選択して出力する
ことができる。即ち、前記第１のフィールドメモリの出
力を第２のフィールドメモリにおいて１フィールド遅延
させた後、位相調整回路によりそのカラー位相を調整す
る。加算回路はこの位相調整回路の出力と前記第１のフ
ィールドメモリの出力とを入力し、双方を組合わせて出
力する。これにより、前記第１のフィールドメモリの出
力の高域のノイズ成分を減少させることができる。そし
て、セレクタは除算回路の出力と第１のフィールドメモ
リの出力と加算回路の出力とを入力し、エラーフラグ数
に応じてこれらのいずれか一方を出力する。この場合、
エラー発生率に応じて上記各出力を選択することができ
る。
て、以下に示す出力をセレクタにより選択して出力する
ことができる。即ち、前記第１のフィールドメモリの出
力を第２のフィールドメモリにおいて１フィールド遅延
させた後、位相調整回路によりそのカラー位相を調整す
る。加算回路はこの位相調整回路の出力と前記第１のフ
ィールドメモリの出力とを入力し、双方を組合わせて出
力する。これにより、前記第１のフィールドメモリの出
力の高域のノイズ成分を減少させることができる。そし
て、セレクタは除算回路の出力と第１のフィールドメモ
リの出力と加算回路の出力とを入力し、エラーフラグ数
に応じてこれらのいずれか一方を出力する。この場合、
エラー発生率に応じて上記各出力を選択することができ
る。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の実施例に係るビデオ信号の補正回路
を示すブロック図である。
を示すブロック図である。
エラー補正回路１は連続する８ビットパラレルのビデ
オ信号とこのビデオ信号の１バイト毎に付加された１ビ
ットのエラーフラグとを含む入力信号S1を入力し、この
入力信号S1にエラーフラグが立っているか否かを調べ
る。入力信号S1にエラーフラグが立っていない場合、エ
ラー補正回路１は入力信号S1のデータが正しいものと判
断し、そのまま補正信号S3として出力する。なお、補正
信号S3は１フィールドメモリ４に入力され、遅延されて
再びエラー補正回路１にフィールドバックされる。一
方、入力信号S1にエラーフラグが立っている場合、エラ
ー補正回路１は対象データとカラー位相が等しく±1H±
2CLK離れた４点（a,b,c,d）におけるエラーフラグを監
視して、この４点のエラーフラグに応じて所定の補正信
号S3を出力する。即ち、４点の全てにエラーフラグが立
っていないとき、エラー補正回路１は補正信号S3として
（ａ＋ｂ＋ｃ＋ｄ）/4を出力する。ｂ点又はｃ点にエラ
ーフラグが立っているとき、エラー補正回路１は補正信
号３として（ａ＋ｄ）/2を出力する。ａ点又はｄ点にエ
ラーフラグが立っているとき、エラー補正回路１は補正
信号S3として（ｂ＋ｃ）/2を出力する。ａ点乃至ｄ点の
うち３点にエラーフラグが立っているとき、エラー補正
回路１はエラーフラグが立っていない点（a,b,c又は
ｄ）の信号を補正信号S3として出力する。また、４点の
全てにエラーフラグが立っているとき、エラー補正回路
１は１フィールドメモリ４からフィードバックされたデ
ータ（１フィールド前に補正した信号Ａ）を補正信号S3
として出力する。入力信号S1のエラーフラグは、エラー
補正回路１において上述の処理に使用されると共に、エ
ラーフラグ信号S2としてエラー補正回路１からエラーカ
ウンタ２に入力される。
オ信号とこのビデオ信号の１バイト毎に付加された１ビ
ットのエラーフラグとを含む入力信号S1を入力し、この
入力信号S1にエラーフラグが立っているか否かを調べ
る。入力信号S1にエラーフラグが立っていない場合、エ
ラー補正回路１は入力信号S1のデータが正しいものと判
断し、そのまま補正信号S3として出力する。なお、補正
信号S3は１フィールドメモリ４に入力され、遅延されて
再びエラー補正回路１にフィールドバックされる。一
方、入力信号S1にエラーフラグが立っている場合、エラ
ー補正回路１は対象データとカラー位相が等しく±1H±
2CLK離れた４点（a,b,c,d）におけるエラーフラグを監
視して、この４点のエラーフラグに応じて所定の補正信
号S3を出力する。即ち、４点の全てにエラーフラグが立
っていないとき、エラー補正回路１は補正信号S3として
（ａ＋ｂ＋ｃ＋ｄ）/4を出力する。ｂ点又はｃ点にエラ
ーフラグが立っているとき、エラー補正回路１は補正信
号３として（ａ＋ｄ）/2を出力する。ａ点又はｄ点にエ
ラーフラグが立っているとき、エラー補正回路１は補正
信号S3として（ｂ＋ｃ）/2を出力する。ａ点乃至ｄ点の
うち３点にエラーフラグが立っているとき、エラー補正
回路１はエラーフラグが立っていない点（a,b,c又は
ｄ）の信号を補正信号S3として出力する。また、４点の
全てにエラーフラグが立っているとき、エラー補正回路
１は１フィールドメモリ４からフィードバックされたデ
ータ（１フィールド前に補正した信号Ａ）を補正信号S3
として出力する。入力信号S1のエラーフラグは、エラー
補正回路１において上述の処理に使用されると共に、エ
ラーフラグ信号S2としてエラー補正回路１からエラーカ
ウンタ２に入力される。
エラーカウンタ２は、１フィールドサイクルで入力さ
れるリセット信号RSTに応じて動作し、１フィールド毎
にトータルのエラーフラグ数をカウントして、１フィー
ルド毎にそのエラーフラグ数及びこのエラーフラグ数を
応じて生成するセレクト信号S4を出力する。
れるリセット信号RSTに応じて動作し、１フィールド毎
にトータルのエラーフラグ数をカウントして、１フィー
ルド毎にそのエラーフラグ数及びこのエラーフラグ数を
応じて生成するセレクト信号S4を出力する。
フィールドメモリ４は補正信号S3を入力し、これを遅
延させて信号Ａを４系統に分配して供給する。即ち、信
号Ａは第１の系統がセレクタ３に直接入力され、第２の
系統が除算器６に入力され、第３の系統がエラー補正回
路１にフィードバークされ、第４の系統が１フィールド
メモリ８を介して位相調整回路５に入力される。
延させて信号Ａを４系統に分配して供給する。即ち、信
号Ａは第１の系統がセレクタ３に直接入力され、第２の
系統が除算器６に入力され、第３の系統がエラー補正回
路１にフィードバークされ、第４の系統が１フィールド
メモリ８を介して位相調整回路５に入力される。
除算器６は信号Ａを入力し、エラーカウンタ２から供
給されるエラーフラグ数に応じて信号Ａを処理する。即
ち、除算器６は信号Ａをエラーフラグ数の指数EXP（Ｘ
＋α）で除算し、エラーの発生率に応じて信号Ａの振幅
のレベルを指数的に下げる。これにより、エラーが多く
発生した場合に映像のコントラストを落とすようにす
る。なお、Ｘはエラーカウンタ２から入力されるエラー
フラグ数に比例した値であり、αはしきい値である、ま
た、除算器６においてエラー発生率に応じて振幅レベル
を落とされた信号A/EXP（Ｘ＋α）はセレクタ３に入力
される。
給されるエラーフラグ数に応じて信号Ａを処理する。即
ち、除算器６は信号Ａをエラーフラグ数の指数EXP（Ｘ
＋α）で除算し、エラーの発生率に応じて信号Ａの振幅
のレベルを指数的に下げる。これにより、エラーが多く
発生した場合に映像のコントラストを落とすようにす
る。なお、Ｘはエラーカウンタ２から入力されるエラー
フラグ数に比例した値であり、αはしきい値である、ま
た、除算器６においてエラー発生率に応じて振幅レベル
を落とされた信号A/EXP（Ｘ＋α）はセレクタ３に入力
される。
位相調整回路５は信号Ａを１フィールドメモリ８にお
いて遅延させた信号を入力し、この信号Ａのカラー位相
とその１フィールド前の信号のカラー位相とが合うよう
に位相調整して信号Ｂを出力する。
いて遅延させた信号を入力し、この信号Ａのカラー位相
とその１フィールド前の信号のカラー位相とが合うよう
に位相調整して信号Ｂを出力する。
加算器７は１フィールドメモリ４の信号Ａと位相調整
回路５の信号Ｂとを入力し、双方を組合わせて信号（Ａ
＋Ｂ）/2を出力する。この信号（Ａ＋Ｂ）/2は１フィー
ルドメモリ４の出力にノイズリダクションをかけたもの
であり、高域のノイズ成分を減少させた信号になる。
回路５の信号Ｂとを入力し、双方を組合わせて信号（Ａ
＋Ｂ）/2を出力する。この信号（Ａ＋Ｂ）/2は１フィー
ルドメモリ４の出力にノイズリダクションをかけたもの
であり、高域のノイズ成分を減少させた信号になる。
セレクタ３は１フィールドメモリ４から供給される信
号Ａ、加算器７から供給される信号（Ａ＋Ｂ）/2及び除
算器６から供給される信号A/EXP（Ｘ＋α）を入力し、
エラーカウンタ２のセレクト信号S4に応じてこれらを選
択して、出力信号S5として出力する。例えば、１フィー
ルドのエラー発生率が10％未満の場合に信号Ａを選択
し、10乃至40％の場合に信号（Ａ＋Ｂ）/2を選択し、エ
ラー発生率が40％を超える場合には信号A/EXP（Ｘ＋
α）を選択するようにすることができる。
号Ａ、加算器７から供給される信号（Ａ＋Ｂ）/2及び除
算器６から供給される信号A/EXP（Ｘ＋α）を入力し、
エラーカウンタ２のセレクト信号S4に応じてこれらを選
択して、出力信号S5として出力する。例えば、１フィー
ルドのエラー発生率が10％未満の場合に信号Ａを選択
し、10乃至40％の場合に信号（Ａ＋Ｂ）/2を選択し、エ
ラー発生率が40％を超える場合には信号A/EXP（Ｘ＋
α）を選択するようにすることができる。
本実施例においては、ビデオ信号を含む入力信号S1の
１フィールドのエラー発生率が10乃至40％になると、出
力信号S5はエラー発生率に応じて信号Ａの高域のノイズ
成分を減少させた信号（Ａ＋Ｂ）/2に切り替わる。ま
た、入力信号S1の１フィールドのエラー発生率が40％を
超えると、出力信号S5はエラー発生率に応じて信号Ａの
振幅レベルを指数的に小さくした信号A/EXP（Ｘ＋α）
に切り替わる。従って、ビデオ信号のエッジ部において
エラーが発生しても輝度信号又は色成分が大きく変化す
ることを防止でき、補正後のビデオ信号のエッジ部に歪
みが発生することを防止できる。これにより、VTR及び
光磁気ディスクレコーダ等の映像の画質を向上させるこ
とができる。
１フィールドのエラー発生率が10乃至40％になると、出
力信号S5はエラー発生率に応じて信号Ａの高域のノイズ
成分を減少させた信号（Ａ＋Ｂ）/2に切り替わる。ま
た、入力信号S1の１フィールドのエラー発生率が40％を
超えると、出力信号S5はエラー発生率に応じて信号Ａの
振幅レベルを指数的に小さくした信号A/EXP（Ｘ＋α）
に切り替わる。従って、ビデオ信号のエッジ部において
エラーが発生しても輝度信号又は色成分が大きく変化す
ることを防止でき、補正後のビデオ信号のエッジ部に歪
みが発生することを防止できる。これにより、VTR及び
光磁気ディスクレコーダ等の映像の画質を向上させるこ
とができる。
［発明の効果］ 以上説明したように本発明によれば、エラー発生率に
応じて、ビデオ信号のデータを補正した出力の振幅レベ
ルを下げることができ、その高域のノイズ成分を減少さ
せることができる。従って、ビデオ信号のエッジ部にお
いてエラーが発生しても輝度信号又は色成分が大きく変
化することを防止でき、補正後のビデオ信号のエッジ部
に歪みが発生することを防止できる。これにより、映像
の画質も向上させることができるという効果を奏する。
応じて、ビデオ信号のデータを補正した出力の振幅レベ
ルを下げることができ、その高域のノイズ成分を減少さ
せることができる。従って、ビデオ信号のエッジ部にお
いてエラーが発生しても輝度信号又は色成分が大きく変
化することを防止でき、補正後のビデオ信号のエッジ部
に歪みが発生することを防止できる。これにより、映像
の画質も向上させることができるという効果を奏する。
第１図は本発明の実施例に係るビデオ信号の補正回路に
係るブロック図である。 1;エラー補正回路、2;エラーカウンタ、3;セレクタ、4,
8;1フィールドメモリ、5;位相調整回路、6;除算器、7;
加算器
係るブロック図である。 1;エラー補正回路、2;エラーカウンタ、3;セレクタ、4,
8;1フィールドメモリ、5;位相調整回路、6;除算器、7;
加算器
Claims (2)
- 【請求項１】ビデオ信号及びこのビデオ信号に付加され
たエラーフラグを入力しこのエラーフラグに応じて前記
ビデオ信号のデータを補正するエラー補正回路と、Ｎ
（任意の整数）フィールドの期間のエラーフラグ数をカ
ウントするエラーカウンタと、前記エラー補正回路の出
力をＮフィールド遅延させる第１のフィールドメモリ
と、前記エラーフラグ数に応じた定数を指数とする関数
で前記第１のフィールドメモリの出力を除算する除算回
路と、この除算回路の出力と前記第１のフィールドメモ
リの出力とを入力し前記エラーフラグ数に応じて双方の
いずれか一方を出力するセレクタとを有することを特徴
とするビデオ信号の補正回路。 - 【請求項２】ビデオ信号及びこのビデオ信号に付加され
たエラーフラグを入力しこのエラーブラグに応じて前記
ビデオ信号のデータを補正するエラー補正回路と、Ｎ
（任意の整数）フィールドの期間のエラーフラグ数をカ
ウントするエラーカウンタと、前記エラー補正回路の出
力をＮフィールド遅延させる第１のフィールドメモリ
と、前記エラーフラグ数に応じた定数を指数とする関数
で前記第１のフィールドメモリの出力を除算する除算回
路と、前記第１のフィールドメモリの出力を１フィール
ド遅延させる第２のフィールドメモリと、この第２のフ
ィールドメモリの出力のカラー位相を調整する位相調整
回路と、この位相調整回路の出力と前記第１のフィール
トメモリの出力とを入力し双方を組合わせて出力する加
算回路と、前記除算回路の出力と前記第１のフィールド
メモリの出力と前記加算回路の出力を入力し前記エラー
フラグ数に応じてこれらのいずれか一方を出力するセレ
クタとを有することを特徴とするビデオ信号の補正回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294277A JP2987917B2 (ja) | 1990-10-30 | 1990-10-30 | ビデオ信号の補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2294277A JP2987917B2 (ja) | 1990-10-30 | 1990-10-30 | ビデオ信号の補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167783A JPH04167783A (ja) | 1992-06-15 |
| JP2987917B2 true JP2987917B2 (ja) | 1999-12-06 |
Family
ID=17805626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2294277A Expired - Lifetime JP2987917B2 (ja) | 1990-10-30 | 1990-10-30 | ビデオ信号の補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2987917B2 (ja) |
-
1990
- 1990-10-30 JP JP2294277A patent/JP2987917B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04167783A (ja) | 1992-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS623639B2 (ja) | ||
| EP0574892A2 (en) | Apparatus for recording and reproducing of a digital video signal | |
| JPH0721946B2 (ja) | デイジタルテレビジヨン信号の誤り修正方法 | |
| US4680632A (en) | Television display system with flicker reduction processor having burst locked clock and skew correction | |
| US20040012696A1 (en) | Method for correcting image signal and image signal processor | |
| US4667240A (en) | Timing correction circuitry as for TV signal recursive filters | |
| US4581642A (en) | Televison noise reduction system for a signal source having variable picture repetition | |
| JPH02288694A (ja) | 画像信号補間回路 | |
| KR950011820B1 (ko) | 디지탈 비데오 신호의 주파수 스펙트럼의 고주파수 부분을 피킹하는 장치 | |
| US5003564A (en) | Digital signal clamp circuitry | |
| CA1195768A (en) | Digital television receiver automatic chroma control system | |
| JP2987917B2 (ja) | ビデオ信号の補正回路 | |
| US4835620A (en) | Video signal processing system | |
| US5627599A (en) | Chrominance signal processing apparatus for digital television receiver | |
| KR100349432B1 (ko) | 화상데이타처리장치 | |
| US5835666A (en) | Reproducing apparatus including equalizing means which equalizes a reproduced signal when the signal is between a first and second level and varies the response speed | |
| JP2798562B2 (ja) | 信号補正回路 | |
| JPH08307832A (ja) | スキュー補償及び雑音除去用の映像信号処理装置 | |
| EP0716550B1 (en) | Oscillatory signal generator arrangement | |
| EP0469241B1 (en) | Circuit for controlling delay time between luminance and chrominance signals | |
| JPS62101193A (ja) | ハンギングドツト検出器 | |
| US5995158A (en) | Blanking signal generating control circuit of a video apparatus | |
| EP0445780A2 (en) | Image signal recording and reproducing system | |
| JP3384693B2 (ja) | 画像データ処理装置 | |
| JP2817424B2 (ja) | ビデオデータ補正回路及び補正方法 |