JP2929920B2

JP2929920B2 - レベルディテクタ回路

Info

Publication number: JP2929920B2
Application number: JP31916893A
Authority: JP
Inventors: 博文菱倉; 義明柿村; 隆志清藤
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1993-11-25
Filing date: 1993-11-25
Publication date: 1999-08-03
Anticipated expiration: 2014-08-03
Also published as: JPH07154174A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＶＴＲやテレビジョン
のＡＧＣ回路やクランプ回路のような各種の回路におい
て信号レベルを検出するレベルディテクタ回路にかか
り、特に、そのレベルディテクタ回路の検出結果を利用
する各種回路の応答性の向上に好適なレベルディテクタ
回路の改良に関する。

【０００２】

【従来の技術】レベルディテクタ回路を使用する例とし
ては、例えば図７に示すようなＡＧＣ（Automatic Gain
Control）回路がある。同図のＡＧＣ回路は、映像信号
をＡ／Ｄ変換してデジタル処理する場合のＡＧＣ回路の
例である。同図において、アナログの映像信号が入力さ
れるＶＣＡ（Voltage Control Amp.）１０の出力側は、
Ａ／Ｄ変換器１２に接続されている。このＡ／Ｄ変換器
１２の出力側は、一方においてデジタル映像信号の出力
となっており、他方においてディテクタ回路１４に接続
されている。このディテクタ回路１４の出力側がＬＰＦ
（Low Pass Filter）１６を介して前記ＶＣＡ１０の制
御入力側に接続されている。これらによってＡＧＣルー
プが構成されている。

【０００３】次に、以上のようなＡＧＣ回路の動作を説
明すると、ＡＧＣループ内のディテクタ回路１４では、
Ａ／Ｄ変換器１２でデジタル変換されたデジタル映像信
号データのレベルが検出される。例えば、映像信号のペ
デスタルレベルが検出され、所定の基準レベルと比較さ
れる。その結果、検出レベルが基準レベルよりも大きい
場合は論理値の「Ｈ」，小さい場合は論理値の「Ｌ」，
等しい場合はハイインピーダンスとなるようなＣＴＬ
（Control）信号がディテクタ回路１４から出力され
る。

【０００４】そして、このＣＴＬ信号はＬＰＦ１６によ
るフィルタリングの後、ＶＣＡ１０にＶＣＴＬ信号とし
て送られる。一方、ＶＣＡ１０には映像信号が入力され
ている。ＶＣＡ１０では、ＶＣＴＬ信号の情報を元に映
像信号のゲインを変化させて目標の値にする制御が行わ
れる。

【０００５】

【発明が解決しようとする課題】ところで、以上のよう
なディテクタ回路の場合、入力映像信号のフレーム周波
数である３０Ｈｚに１回の割合でそのレベル検出が行わ
れるとすると、ＣＴＬ信号はサンプリング周期毎に変化
することになる。つまり、フレーム毎に検出レベルが基
準レベルを上下すると、図８に示すようにＣＴＬ信号が
フレーム毎に「Ｈ」，「Ｌ」を繰り返すようになり、フ
レーム周波数３０Ｈｚで変化することになる。すると、
１フレーム毎にＣＴＬ信号が「Ｈ」から「Ｌ」，あるい
は「Ｌ」から「Ｈ」に急激に変化してしまう。

【０００６】この周期毎のＣＴＬ信号の急激な変化を緩
和するため、ＡＧＣループ内にＬＰＦ１６が設けられて
いる。しかし、ＣＴＬ信号は上述したようにフレーム周
波数である３０Ｈｚで変化するので、ＬＰＦ１６のカッ
トオフ周波数は３０Ｈｚよりも低い値に設定しなくては
ならない。このような理由から、ＡＧＣの応答性が悪く
なってしまう。

【０００７】言い換えれば、ＡＧＣの応答性は、ディテ
クタ回路１４における検出レベルのサンプリング周波数
によって決ってしまうことになり、このサンプリング周
波数が低いときはＡＧＣの応答性が悪化することにな
る。本発明は、これらの点に着目したもので、ＡＧＣな
どの応答性の向上を図ることができるレベルディテクタ
回路を提供することを、その目的とするものである。

【０００８】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、対象となる信号レベルを検出して所定の
基準レベルと比較するレベル比較手段を備え、その比較
結果を示す比較信号がフィルタ手段を介して必要回路に
供給されるレベルディテクタ回路において、前記信号レ
ベル検出のサンプリング周波数よりも高い周波数に相当
する１周期の期間に論理値の「Ｈ」と「Ｌ」の区間を有
するパルス生成手段と、これによって生成されるパルス
の「Ｈ」と「Ｌ」のデューティ比を、前記レベルの比較
結果に応じて変化させるデューティ比制御手段とを備え
たことを特徴とする。

【０００９】

【作用】本発明によれば、レベルディテクタ回路におけ
る検出レベルと基準レベルの比較結果は、レベルディテ
クトの検出レベルのサンプリング周波数よりも高い周波
数に相当する周期中に論理値の「Ｈ」と「Ｌ」を有する
パルス信号のデューティ比として表わされる。このた
め、レベルディテクトのサンプリング周波数による制約
を受けることなく、後段のフィルタ手段のカットオフ周
波数を設定できる。

【００１０】

【実施例】以下、本発明によるレベルディテクタ回路の
一実施例について、添付図面を参照しながら詳細に説明
する。なお、上述した従来技術と同一の構成部分又は従
来技術に対応する構成部分には、同一の符号を用いるこ
ととする。

【００１１】＜第１実施例＞最初に、図１〜図４を参照
しながら、本発明の第１実施例について説明する。この
実施例は、図７に示したＡＧＣ回路の適用例である。図
１には、第１実施例の構成が示されている。同図におい
て、上述したＡ／Ｄ変換器１２の出力側は、コンパレー
タ２２の比較入力側に接続されている。コンパレータ２
２の基準入力側には所定の基準レベルが入力されてい
る。また、このコンパレータ２２には、検出信号が入力
されており、この検出信号が論理値の「Ｈ」の区間で信
号レベルの比較動作が行われるようになっている。検出
信号は、例えば映像信号のペデスタルレベルの入力タイ
ミングでコンパレータ２２に供給されるようになってい
る。

【００１２】次に、コンパレータ２２の出力側はアップ
ダウンカウンタ２４に接続されている。このアップダウ
ンカウンタ２４は、コンパレータ２２の比較結果に応じ
てアップ，ダウンのカウントを行う機能を有している。
本実施例では、コンパレータ２２の比較結果＝検出レベ
ル−基準レベルが、正のときはアップカウントが行わ
れ、０のときはカウントせず、負のときはダウンカ
ウントが行われるようになっている。なお、電源投入時
は、アップダウンカウンタ２４は「０」にリセットされ
る。

【００１３】次に、アップダウンカウンタ２４の出力側
はカウンタ２６に接続されている。このカウンタ２６
は、映像信号の１フレーム中のライン（走査線）数の１
／２の値ｎまでカウントするためのもので、アップダウ
ンカウンタ２４から入力されるカウント値ｍの続きから
ｎまでカウント動作が行われるようになっている。な
お、このカウンタ２６は１フレーム毎にリセットされ、
カウント動作は１フレーム毎に繰り返される。

【００１４】次に、カウンタ２６の出力側はデコーダ２
８に接続されている。このデコーダ２８は、カウンタ２
６のカウント値がｎとなった時点で論理値が「Ｈ」のパ
ルスを出力するためのものである。

【００１５】次に、デコーダ２８の出力側はＪ−Ｋフリ
ップフロップ３０のＪ入力端子に接続されており、その
Ｋ入力端子にはフレームの開始時に論理値の「Ｈ」とな
る信号が入力されている。このＪ−Ｋフリップフロップ
３０は、デコーダ２８から出力されるパルスの論理値
「Ｈ」をそのフレーム中保持するためのものであり、そ
のＱ出力側からディテクタ回路２０のＣＴＬ信号が出力
されるようになっている。なお、その他のＡＧＣ回路の
構成部分は前記図７と同様である。

【００１６】次に、図２のタイムチャート及び図３のフ
ローチャートを参照しながら、前記第１実施例の動作を
説明する。Ａ／Ｄ変換器１２によってデジタル変換され
た映像信号は、ディテクタ回路２０に供給される。ディ
テクタ回路２０では、まずコンパレータ２２によって、
デジタル映像信号データのレベルが検出される（図３，
ステップＳ１０）。例えば、検出信号が「Ｈ」の区間に
おいて、映像信号のペデスタルレベルが１フレームに１
回の割合で検出される。検出レベルは、所定の基準レベ
ルと比較される（ステップＳ１２）。以下、この比較結
果毎に基本的な動作を説明する（ステップＳ１４）。

【００１７】映像信号のペデスタルレベルが基準レベ
ルと一致するとき（ステップＳ１６）この場合は、コンパレータ２２における検出レベルと基
準レベルとが等しくなり、比較結果Δ＝検出レベル−基
準レベル＝０となる。これがコンパレータ２２からアッ
プダウンカウンタ２４に供給される。電源投入時は、ア
ップダウンカウンタ２４は「０」にリセットされるの
で、この状態で比較結果Δが「０」であると、アップダ
ウンカウンタ２４はカウント動作しないため、カウント
値ｍ＝０となって、これがカウンタ２６に入力される。

【００１８】カウンタ２６では、ｍ＝０からｎまでのカ
ウントが行われる。例えば、１フレームのライン数が１
０００本であるとすると、その１／２のｎ＝５００まで
カウントが行われる。図２（Ａ）には、その様子が示さ
れている。カウンタ２６でｎ＝５００までカウントされ
ると、同図（Ｂ）に示すようにデコーダ２８からカウン
ト終了のパルス信号が出力される。

【００１９】次に、Ｊ−Ｋフリップフロップ３０は、フ
レームの開始時点でＫ入力端子が論理値の「Ｈ」，Ｊ入
力側が論理値の「Ｌ」であることから、Ｑ出力はフレー
ムの開始当初は論理値の「Ｌ」である。この状態でＪ入
力端子に同図（Ｂ）に示すようにカウント終了パルスが
入力されて論理値の「Ｈ」となると、以後これが保持さ
れてＱ出力となる。同図（Ｃ）にその様子が示されてい
る。

【００２０】ところで、上述したようにカウンタ２８
は、０から５００までカウントするが、このカウント数
は１／２フレームに相当する。従って、Ｊ−Ｋフリップ
フロップ３０の出力は、１フレーム周期でデューティ比
５０％のパルス信号となる（同図（Ｃ）参照）。

【００２１】映像信号のペデスタルレベルが基準レベ
ルよりも高いとき（ステップＳ１８）この場合は、コンパレータ２２における検出レベルと基
準レベルの比較結果Δ検出レベル−基準レベル＝正とな
る。これがコンパレータ２２からアップダウンカウンタ
２４に供給される。電源投入時のリセット状態で比較結
果Δが正であると、アップダウンカウンタ２４はアップ
カウントしてカウント値ｍ＝１となる。また、比較結果
Δ＝正の状態が続けば更にアップカウントすることにな
る。

【００２２】ここで、カウント値ｍ＝ｍａであるとする
と、これがカウンタ２６に入力される。カウンタ２６で
は、ｍ＝ｍａからｎ＝５００までのカウントが行われ
る。図２（Ｄ）には、その様子が示されている。カウン
タ２６でｎ＝５００までカウントされると、同図（Ｅ）
に示すようにデコーダ２８からカウント終了のパルス信
号が出力される。

【００２３】このカウント終了パルス信号がＪ−Ｋフリ
ップフロップ３０のＪ入力端子に入力されると、これが
保持されてＱ出力となる。同図（Ｆ）にその様子が示さ
れており、Ｑ出力であるＣＴＬ信号の立上がりタイミン
グは同図（Ｃ）の場合よりもｍａ相当分早くなる。

【００２４】映像信号のペデスタルレベルが基準レベ
ルよりも低いとき（ステップＳ２０）この場合は、コンパレータ２２における検出レベルと基
準レベルの比較結果Δ＝負となる。これがコンパレータ
２２からアップダウンカウンタ２４に供給される。電源
投入時のリセット状態で比較結果Δが負であると、アッ
プダウンカウンタ２４はダウンカウントしてカウント値
ｍ＝−１となる。また、比較結果Δ＝負の状態が続けば
更にダウンカウントすることになる。

【００２５】ここで、カウント値ｍ＝−ｍｂであるとす
ると、これがカウンタ２６に入力される。カウンタ２６
では、ｍ＝−ｍｂからｎ＝５００までのカウントが行わ
れる。図２（Ｇ）には、その様子が示されている。カウ
ンタ２６でｎ＝５００までカウントされると、同図
（Ｈ）に示すようにデコーダ２８からカウント終了のパ
ルス信号が出力される。

【００２６】このカウント終了パルス信号がＪ−Ｋフリ
ップフロップ３０のＪ入力端子に入力されると、これが
保持されてＱ出力となる。同図（Ｉ）にその様子が示さ
れており、Ｑ出力であるＣＴＬ信号の立上がりタイミン
グは同図（Ｃ）の場合よりもｍｂ相当分遅くなる。以上
の動作が、１フレーム毎に繰り返し行われる。

【００２７】ところで、上述したコンパレータ２２によ
る比較結果Δが０の場合、正の場合，負の場合をそれぞ
れ比較すると、カウンタ２６のカウント開始値が０，ｍ
ａ，−ｍｂと異なるため、Ｊ−Ｋフリップフロップ３０
の出力デューティ比が異なるようになる。カウンタ２６
のカウントはアップダウンカウンタ２４のカウント値を
基準としており、このカウント値はコンパレータ２２に
おける検出レベルと基準レベルの比較結果に依存してい
る。従って、Ｊ−Ｋフリップフロップ３０のＱ出力であ
るＣＴＬ信号のデューティ比は、結局映像信号のペデス
タルレベルの変化に依存することになる。

【００２８】基本的な動作は以上の通りであるが、実際
には次のような動作となる。例えば、映像信号の検出レ
ベルが基準レベルよりも高い状態が続くと、アップダウ
ンカウンタ２４が連続してアップカウントすることにな
るので、カウント値ｍがますます大きくなり、ＣＴＬ信
号は論理値の「Ｈ」の期間が長くなる。この場合は、ア
ップカウントを行ってＣＴＬ信号の論理値「Ｈ」の期間
を長くし、これに基づいてＶＣＡ１０の増幅度を変更し
ても、検出レベルが基準レベルより高い状態が改善され
ないと考えられるので、アップカウントに基づくＣＴＬ
信号デューティ比制御の動作が検出レベル＝基準レベル
となるまで繰り返される。

【００２９】逆に、映像信号の検出レベルが基準レベル
よりも低い状態が続くと、アップダウンカウンタ２４が
連続してダウンカウントすることになるので、カウント
値ｍがますます小さくなり、ＣＴＬ信号は論理値の
「Ｈ」の期間が短くなる。この場合は、ダウンカウント
を行ってＣＴＬ信号の論理値「Ｈ」の期間を短くし、こ
れに基づいてＶＣＡ１０の増幅度を変更しても、検出レ
ベルが基準レベルより低い状態が改善されないと考えら
れるので、ダウンカウントに基づくＣＴＬ信号デューテ
ィ比制御の動作が検出レベル＝基準レベルとなるまで繰
り返される。

【００３０】映像信号の検出レベルが基準レベルと等し
いときは、アップダウンカウンタ２４がカウント動作し
ないので、カウント値ｍは変化せず、ＣＴＬ信号は前フ
レームと同じデューティ比となる。この検出レベル＝基
準レベルの場合は、ＶＣＡ１０の増幅率が適当であると
考えられるから、ＣＴＬ信号のデューティ比は変更され
ない。

【００３１】この結果、例えば１フレーム毎に映像信号
のペデスタルレベルが基準レベルを上下したとすると、
アップダウンカウンタ２４がアップ，ダウンを１フレー
ム毎に繰り返すことになり、ＣＴＬ信号は例えば図４
（Ａ）に示すようにデューティ比が変化する。同図
（Ｂ）には、前記図８に示した従来技術におけるＣＴＬ
信号が示されている。これらを比較すると、従来はＣＴ
Ｌ信号の周波数が３０Ｈｚであるのに対し、本実施例で
はその倍の６０Ｈｚとなっている。従って、ＬＰＦ１６
（図７参照）のカットオフ周波数を３０Ｈｚよりも高い
値に設定することが可能となる。

【００３２】このように、本実施例によれば、ディテク
タ回路２０の出力であるＣＴＬ信号が、１フレーム期間
内に「Ｈ」，「Ｌ」を有するパルス信号となっており、
そのデューティ比がレベル比較の大小結果に応じて変化
する。このため、レベルディテクトのサンプリング周波
数の制約を受けることなく、ＡＧＣループ内のＬＰＦ１
６のカットオフ周波数を設定できるようになり、ＡＧＣ
の応答性を改善することができる。

【００３３】＜第２実施例＞次に、図５及び図６を参照
しながら本発明の第２実施例について説明する。前記第
１実施例では１フレーム期間中に１周期のパルスが含ま
れるようにしたが、この第２実施例では１フレーム期間
中に更に複数のパルスが含まれる。具体的には、図５
（Ａ）に示すように、１ライン期間（１水平走査期間）
に１周期のパルスが含まれるようになる。

【００３４】本実施例におけるディテクタ回路の構成
は、基本的には前記第１実施例と同様であり、コンパレ
ータ２２からアップダウンカウンタ２４までの動作は前
記第１実施例と全く同様である。しかし、本実施例で
は、カウンタ２６は、ライン数の代わりに画素数をカウ
ントする。つまり、１ライン毎にリセットされ、１ライ
ン中の画素数の１／２の値のカウントを行う。すなわ
ち、あるフレームのアップダウンカウンタ２４からの入
力カウント値がｍ1であるとすると、このｍ1から１／２
画素数ｇまでカウントが行われる。しかも、このｍ1か
らｇまでのカウント動作が１ライン毎に１フレーム期間
中繰り返される。

【００３５】デコーダ２８では、カウンタ２６のカウン
ト終了毎にパルスが出力され、このカウント終了パルス
がＪ−Ｋフリップフロップ３０に入力される。このＪ−
Ｋフリップフロップ３０のＫ入力端子は、各ラインの開
始時に論理値の「Ｈ」となる。このため、上述した１フ
レーム毎の出力保持動作が１ライン毎に行われるように
なる。

【００３６】従って、例えばΔ＝正の場合は同図（Ｂ）
に示すように、論理値「Ｈ」が長くなるように１ライン
期間のパルスのデューティ比が変更される。逆に、Δ＝
負の場合は同図（Ｃ）に示すように、論理値「Ｈ」が短
くなるように１ライン期間のパルスのデューティ比が変
更される。

【００３７】図６には、前記図３と対応する本実施例の
動作が示されている。基本的には第１実施例と同様であ
るが、上述したようにＣＴＬ信号のデューティ比の変更
が数画素程度で行われる点で異なる（ステップＳ２６，
Ｓ２８，Ｓ３０）。

【００３８】この第２実施例によれば、ディテクタ回路
２０の出力であるＣＴＬ信号が、１ライン期間内に
「Ｈ」，「Ｌ」を有するパルス信号となっており、その
デューティ比がレベル比較の大小結果に応じて１フレー
ム期間毎に変化する。このため、ＣＴＬ信号の周波数が
前記第１実施例よりも更に高くなって、ＡＧＣループ内
のＬＰＦ１６のカットオフ周波数をより高く設定できる
ようになり、ＡＧＣの応答性を改善することができる。

【００３９】＜他の実施例＞なお、本発明は、何ら上記
実施例に限定されるものではなく、例えば次のようなも
のも含まれる。（１）本発明のディテクタ回路は、信号レベルを検出し
て基準レベルと比較する手段と、これによる比較結果に
応じてパルス信号のデューティ比を変化させる手段があ
れば、どのような回路構成としてもよく、何ら前記実施
例に限定されるものではない。

【００４０】（２）また、前記実施例では、ＣＴＬ信号
のパルス周期を１フレーム期間あるいは１ライン期間と
したが、１フィールド期間，２ライン期間など、必要に
応じて適宜設定してよい。前記実施例では、カウンタ２
６のカウント動作を適宜設定することで、パルス周期を
設定することができる。

【００４１】（３）前記実施例は、映像信号のＡＧＣ回
路に本発明を適用したものであるが、比較的低いサンプ
リング周波数でレベル検出を行わなければならないよう
な場合であれば、本発明は効果的である。本発明の適用
対象としては、前記ＡＧＣ回路のほか、例えばクランプ
回路などにも好適である。また、映像信号に限定される
ものでもない。

【００４２】

【発明の効果】以上説明したように、本発明によるレベ
ルディテクタ回路によれば、レベルディテクトのサンプ
リング周波数よりも高い周波数に相当する１周期の期間
に論理値の「Ｈ」と「Ｌ」の区間を有するパルスを生成
し、そのデューティ比をレベルの比較結果に応じて変化
させることとしたので、サンプリング周波数の制約を受
けずにＡＧＣ回路やクランプ回路のフィルタ手段のカッ
トオフ周波数を高く設定できるようになり、応答性を改
善することができるという効果がある。

【図面の簡単な説明】

【図１】本発明によるラインディテクタ回路の第１実施
例を示す構成図である。

【図２】前記第１実施例の動作を示すタイムチャートで
ある。

【図３】前記第１実施例の動作を示すフローチャートで
ある。

【図４】前記第１実施例の効果を示す説明図である。

【図５】本発明の第２実施例の動作を示す説明図であ
る。

【図６】前記第２実施例の動作を示すフローチャートで
ある。

【図７】映像信号に対するＡＧＣ回路の一般的な構成を
示す回路ブロック図である。

【図８】従来のレベルディテクタ回路の動作を示す説明
図である。

【符号の説明】

１０…ＶＣＡ１２…Ａ／Ｄ変換器１４，２０…ディテクタ回路１６…ＬＰＦ（フィルタ手段）２２…コンパレータ（レベル比較手段）２４…アップダウンカウンタ（デューティ比制御手段）２６…カウンタ（デューティ比制御手段）２８…デコーダ（パルス生成手段）３０…Ｊ−Ｋフリップフロップ（パルス生成手段）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平７−66649（ＪＰ，Ａ) 特開平５−14085（ＪＰ，Ａ) 特開平４−109706（ＪＰ，Ａ) 特開平３−243077（ＪＰ，Ａ) 特開平２−72707（ＪＰ，Ａ) 特開昭63−42209（ＪＰ，Ａ) 特開昭60−90408（ＪＰ，Ａ) 実開平５−57925（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03G 3/20 - 3/34

Claims

(57)【特許請求の範囲】

【請求項１】対象となる信号レベルを検出して所定の
基準レベルと比較するレベル比較手段を備え、その比較
結果を示す比較信号がフィルタ手段を介して必要回路に
供給されるレベルディテクタ回路において、前記信号レベル検出のサンプリング周波数よりも高い周
波数に相当する１周期の期間に論理値の「Ｈ」と「Ｌ」
の区間を有するパルス生成手段と、これによって生成さ
れるパルスの「Ｈ」と「Ｌ」のデューティ比を、前記レ
ベルの比較結果に応じて変化させるデューティ比制御手
段とを備えたことを特徴とするレベルディテクタ回路。