JP3183417B2 - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、例えばアナログビデオ
信号をデジタル信号に変換する場合に用いて好適なＡ／
Ｄ変換装置に関する。
信号をデジタル信号に変換する場合に用いて好適なＡ／
Ｄ変換装置に関する。
【０００２】
【従来の技術】例えばビデオカメラより出力されたアナ
ログビデオ信号をＲＡＭなどのメモリに一旦書き込むと
き、アナログビデオ信号をＡ／Ｄ変換してデジタルビデ
オ信号に変換する必要がある。このＡ／Ｄ変換を行なう
Ａ／Ｄ変換器は、所定の幅のダイナミックレンジを有し
ている。例えばＡ／Ｄ変換器のダイナミックレンジが２
Ｖppであり、入力アナログ信号の最大レベルが通常時に
おけるレベルの３倍であるとき、通常のレベルはダイナ
ミックレンジの１／３（＝６８０ｍＶpp）に設定する。
これにより、最大レベルの信号が入力された場合におい
ても、Ａ／Ｄ変換器が飽和してしまうようなことが防止
される。
ログビデオ信号をＲＡＭなどのメモリに一旦書き込むと
き、アナログビデオ信号をＡ／Ｄ変換してデジタルビデ
オ信号に変換する必要がある。このＡ／Ｄ変換を行なう
Ａ／Ｄ変換器は、所定の幅のダイナミックレンジを有し
ている。例えばＡ／Ｄ変換器のダイナミックレンジが２
Ｖppであり、入力アナログ信号の最大レベルが通常時に
おけるレベルの３倍であるとき、通常のレベルはダイナ
ミックレンジの１／３（＝６８０ｍＶpp）に設定する。
これにより、最大レベルの信号が入力された場合におい
ても、Ａ／Ｄ変換器が飽和してしまうようなことが防止
される。
【０００３】
【発明が解決しようとする課題】従来の装置において
は、このようにダイナミックレンジより低い所定の値に
通常のレベルを設定するようにしているため、例えば上
記した例においては、通常時においてはダイナミックレ
ンジの１／３の範囲しか使用されておらず、２／３の範
囲は殆んど使用されていないことになる。このことは１
ビット分以上分解能を犠牲にしていることになる。
は、このようにダイナミックレンジより低い所定の値に
通常のレベルを設定するようにしているため、例えば上
記した例においては、通常時においてはダイナミックレ
ンジの１／３の範囲しか使用されておらず、２／３の範
囲は殆んど使用されていないことになる。このことは１
ビット分以上分解能を犠牲にしていることになる。
【０００４】本発明はこのような状況に鑑みてなされた
ものであり、ダイナミックレンジを有効に利用し、分解
能を向上させるようにするものである。
ものであり、ダイナミックレンジを有効に利用し、分解
能を向上させるようにするものである。
【０００５】
【課題を解決するための手段】本発明のA/D変換装置
は、アナログ入力信号をA/D変換するA/D変換手段と、A/
D変換手段の入力または出力のレベルを検出する検出手
段と、検出手段の検出結果に追随して、A/D変換手段へ
入力されるアナログ信号のレベルを連続的に制御するア
ナログレベル制御手段と、検出手段により検出されたA/
D変換手段の入力または出力のレベルを逆数変換する逆
数変換手段と、逆数変換手段により逆数変換されたA/D
変換手段の入力または出力のレベルに対応して、A/D変
換手段より出力されるデジタルデータのレベルを制御す
るデジタルレベル制御手段とを備えることを特徴とす
る。
は、アナログ入力信号をA/D変換するA/D変換手段と、A/
D変換手段の入力または出力のレベルを検出する検出手
段と、検出手段の検出結果に追随して、A/D変換手段へ
入力されるアナログ信号のレベルを連続的に制御するア
ナログレベル制御手段と、検出手段により検出されたA/
D変換手段の入力または出力のレベルを逆数変換する逆
数変換手段と、逆数変換手段により逆数変換されたA/D
変換手段の入力または出力のレベルに対応して、A/D変
換手段より出力されるデジタルデータのレベルを制御す
るデジタルレベル制御手段とを備えることを特徴とす
る。
【０００６】アナログレベル制御手段およびデジタルレ
ベル制御手段は、所定の周期毎にアナログ信号またはデ
ジタル信号のレベルをそれぞれ制御するようにすること
ができる。
ベル制御手段は、所定の周期毎にアナログ信号またはデ
ジタル信号のレベルをそれぞれ制御するようにすること
ができる。
【０００７】
【作用】本発明のA/D変換装置においては、アナログ入
力信号がA/D変換され、入力または出力のレベルが検出
され、レベルの検出結果に追随して、入力されるアナロ
グ信号のレベルが連続的に制御される。また、検出され
た入力または出力のレベルが逆数変換され、逆数変換さ
れた入力または出力のレベルに対応して、出力されるデ
ジタルデータのレベルが制御される。
力信号がA/D変換され、入力または出力のレベルが検出
され、レベルの検出結果に追随して、入力されるアナロ
グ信号のレベルが連続的に制御される。また、検出され
た入力または出力のレベルが逆数変換され、逆数変換さ
れた入力または出力のレベルに対応して、出力されるデ
ジタルデータのレベルが制御される。
【０００８】
【実施例】図１は、本発明のＡ／Ｄ変換装置の一実施例
の構成を示すブロック図である。利得制御増幅器１に
は、例えば図示せぬビデオカメラのＣＣＤなどの撮像素
子より出力されたアナログビデオ信号が入力されてい
る。利得制御増幅器１の出力は、Ａ／Ｄ変換器２に入力
され、Ａ／Ｄ変換されて、ｎビットのデジタル信号とさ
れる。このデジタル信号は乗算器５に供給されている。
の構成を示すブロック図である。利得制御増幅器１に
は、例えば図示せぬビデオカメラのＣＣＤなどの撮像素
子より出力されたアナログビデオ信号が入力されてい
る。利得制御増幅器１の出力は、Ａ／Ｄ変換器２に入力
され、Ａ／Ｄ変換されて、ｎビットのデジタル信号とさ
れる。このデジタル信号は乗算器５に供給されている。
【０００９】検出回路３は、Ａ／Ｄ変換器２に入力され
るアナログ信号のレベルを検出し、その検出結果に対応
する信号を利得制御増幅器１とＡ／Ｄ変換器４に出力し
ている。Ａ／Ｄ変換器４は、検出回路３より入力された
信号をＡ／Ｄ変換し、逆数回路６に出力している。逆数
回路６は、Ａ／Ｄ変換器４より入力されたデジタル信号
をその逆数に変換して乗算器５に出力している。乗算器
５は、Ａ／Ｄ変換器２と逆数回路６より入力されたデジ
タル信号を乗算し、ｎ＋ｍビットのデジタル信号として
出力するようになされている。
るアナログ信号のレベルを検出し、その検出結果に対応
する信号を利得制御増幅器１とＡ／Ｄ変換器４に出力し
ている。Ａ／Ｄ変換器４は、検出回路３より入力された
信号をＡ／Ｄ変換し、逆数回路６に出力している。逆数
回路６は、Ａ／Ｄ変換器４より入力されたデジタル信号
をその逆数に変換して乗算器５に出力している。乗算器
５は、Ａ／Ｄ変換器２と逆数回路６より入力されたデジ
タル信号を乗算し、ｎ＋ｍビットのデジタル信号として
出力するようになされている。
【００１０】次に、その動作について説明する。利得制
御増幅器１によりそのレベルが所定のレベルに制御され
たアナログビデオ信号は、Ａ／Ｄ変換器２に入力され、
Ａ／Ｄ変換される。検出回路３は、Ａ／Ｄ変換器２に入
力されるアナログビデオ信号のレベルを検出し、その検
出結果に対応して、利得制御増幅器１の利得を制御す
る。利得制御増幅器１は、入力されるアナログビデオ信
号のレベルが小さいとき、これを大きくするように制御
し、また、入力されるアナログビデオ信号のレベルが大
きいとき、これを小さくなるように制御する。これによ
り、Ａ／Ｄ変換器２に入力されるアナログビデオ信号の
レベルは、Ａ／Ｄ変換器２のダイナミックレンジの最大
レベルに近いレベルに制御される。
御増幅器１によりそのレベルが所定のレベルに制御され
たアナログビデオ信号は、Ａ／Ｄ変換器２に入力され、
Ａ／Ｄ変換される。検出回路３は、Ａ／Ｄ変換器２に入
力されるアナログビデオ信号のレベルを検出し、その検
出結果に対応して、利得制御増幅器１の利得を制御す
る。利得制御増幅器１は、入力されるアナログビデオ信
号のレベルが小さいとき、これを大きくするように制御
し、また、入力されるアナログビデオ信号のレベルが大
きいとき、これを小さくなるように制御する。これによ
り、Ａ／Ｄ変換器２に入力されるアナログビデオ信号の
レベルは、Ａ／Ｄ変換器２のダイナミックレンジの最大
レベルに近いレベルに制御される。
【００１１】一方、Ａ／Ｄ変換器４は、検出回路３より
出力された制御信号をＡ／Ｄ変換する。このＡ／Ｄ変換
器４より出力されたデジタル信号は、逆数回路６により
その逆数が演算され、乗算器５に出力される。乗算器５
は、Ａ／Ｄ変換器２より入力されたデジタル信号と、逆
数回路６より入力されたデジタル信号を乗算する。
出力された制御信号をＡ／Ｄ変換する。このＡ／Ｄ変換
器４より出力されたデジタル信号は、逆数回路６により
その逆数が演算され、乗算器５に出力される。乗算器５
は、Ａ／Ｄ変換器２より入力されたデジタル信号と、逆
数回路６より入力されたデジタル信号を乗算する。
【００１２】逆数回路６が出力するデジタル信号は、利
得制御増幅器１を制御する制御信号の逆数に対応してい
る。従って、Ａ／Ｄ変換器２より出力されたデジタル信
号は、利得制御増幅器１により増大（または減少）され
たレベルに対応する分だけそのレベルが減少（または増
大）されることになる。即ち、元のレベルに戻されるこ
とになる。
得制御増幅器１を制御する制御信号の逆数に対応してい
る。従って、Ａ／Ｄ変換器２より出力されたデジタル信
号は、利得制御増幅器１により増大（または減少）され
たレベルに対応する分だけそのレベルが減少（または増
大）されることになる。即ち、元のレベルに戻されるこ
とになる。
【００１３】例えば、いまＡ／Ｄ変換器２のダイナミッ
クレンジを２Ｖとし、そこに入力される信号のレベルを
６７５ｍＶとするとき、１０ビットの分解能を有するＡ
／Ｄ変換器２の出力は、例えば‘０１０１０１１０１
０’となる。これに対して、例えばこの入力信号を利得
制御増幅器１により２．５倍に増幅して、Ａ／Ｄ変換器
２に入力したとすると、Ａ／Ｄ変換器２の出力は、‘１
１０１１０００００’となる。このデジタル信号は、乗
算器５において係数１／２．５が乗算されるため、乗算
器５の出力は、その出力ビット数を１２ビットとすると
き、‘０１０１０１１００１．１０’となる。即ち、整
数部の値は利得制御増幅器１によりレベルを調整しない
場合と同一であるが、小数点以下のビット数が２ビット
だけ増えていることになる。即ち、その分だけ分解能を
向上させることができる。
クレンジを２Ｖとし、そこに入力される信号のレベルを
６７５ｍＶとするとき、１０ビットの分解能を有するＡ
／Ｄ変換器２の出力は、例えば‘０１０１０１１０１
０’となる。これに対して、例えばこの入力信号を利得
制御増幅器１により２．５倍に増幅して、Ａ／Ｄ変換器
２に入力したとすると、Ａ／Ｄ変換器２の出力は、‘１
１０１１０００００’となる。このデジタル信号は、乗
算器５において係数１／２．５が乗算されるため、乗算
器５の出力は、その出力ビット数を１２ビットとすると
き、‘０１０１０１１００１．１０’となる。即ち、整
数部の値は利得制御増幅器１によりレベルを調整しない
場合と同一であるが、小数点以下のビット数が２ビット
だけ増えていることになる。即ち、その分だけ分解能を
向上させることができる。
【００１４】以上の動作を波形図を用いて説明すると、
図２に示すようになる。即ち、利得制御増幅器１には、
図２（Ａ）に示すアナログ信号が入力される。このアナ
ログ信号は、利得制御増幅器１により増幅され、図２
（Ｂ）に示すようなレベルとなる。この信号がＡ／Ｄ変
換器２によりＡ／Ｄ変換され、乗算器５により逆数回路
６より出力されたデータと乗算された結果、乗算器５の
出力はこれをアナログ的に示すと、図２（Ｃ）に示すよ
うになる。即ち、図２（Ｃ）に示す波形は、図２（Ａ）
に示す波形とほぼ同一のレベルとなっているが、より細
かいレベルが表現された信号となっている。
図２に示すようになる。即ち、利得制御増幅器１には、
図２（Ａ）に示すアナログ信号が入力される。このアナ
ログ信号は、利得制御増幅器１により増幅され、図２
（Ｂ）に示すようなレベルとなる。この信号がＡ／Ｄ変
換器２によりＡ／Ｄ変換され、乗算器５により逆数回路
６より出力されたデータと乗算された結果、乗算器５の
出力はこれをアナログ的に示すと、図２（Ｃ）に示すよ
うになる。即ち、図２（Ｃ）に示す波形は、図２（Ａ）
に示す波形とほぼ同一のレベルとなっているが、より細
かいレベルが表現された信号となっている。
【００１５】図３は、検出回路３の構成例を示してい
る。この実施例においては、利得制御増幅器１より出力
された信号が差動増幅器１１の一方の入力に供給されて
いる。差動増幅器１１の他方の入力には、予め設定した
所定の基準電圧が基準電圧発生回路１２より供給されて
いる。基準電圧発生回路１２が出力する基準電圧は、所
定のレベル以上の明るさを検出するために設定されてい
る。差動増幅器１１は、入力されたビデオ信号と基準レ
ベルとの差を出力する。
る。この実施例においては、利得制御増幅器１より出力
された信号が差動増幅器１１の一方の入力に供給されて
いる。差動増幅器１１の他方の入力には、予め設定した
所定の基準電圧が基準電圧発生回路１２より供給されて
いる。基準電圧発生回路１２が出力する基準電圧は、所
定のレベル以上の明るさを検出するために設定されてい
る。差動増幅器１１は、入力されたビデオ信号と基準レ
ベルとの差を出力する。
【００１６】差動増幅器１１が出力する信号が正である
とき、この信号はダイオード１３により整流され、コン
デンサ１５に充電される。差動増幅器１１の出力が負で
あるとき、ダイオード１３はオフし、コンデンサ１５に
充電された電圧が、ダイオード１３と並列に接続された
抵抗１４を介して放電される。その結果、コンデンサ１
５と並列に接続された抵抗１６の端子には、ビデオ信号
を積分した信号が出力されることになる。この回路によ
り、例えば表示画面の約８０％程度の領域の明るさ（レ
ベル）を検出するようにする。
とき、この信号はダイオード１３により整流され、コン
デンサ１５に充電される。差動増幅器１１の出力が負で
あるとき、ダイオード１３はオフし、コンデンサ１５に
充電された電圧が、ダイオード１３と並列に接続された
抵抗１４を介して放電される。その結果、コンデンサ１
５と並列に接続された抵抗１６の端子には、ビデオ信号
を積分した信号が出力されることになる。この回路によ
り、例えば表示画面の約８０％程度の領域の明るさ（レ
ベル）を検出するようにする。
【００１７】図４は、検出回路３のさらに他の実施例を
示している。この実施例においては、差動増幅器１１の
出力が、コレクタが所定の電圧源に接続され、エミッタ
が抵抗２２を介して接地されているＮＰＮトランジスタ
２１のベースに供給されている。そして、ＮＰＮトラン
ジスタ２１のエミッタより出力された電圧が、抵抗２３
とコンデンサ２４よりなる積分回路により積分され、出
力されるようになされている。この実施例においても、
図３における場合と同様にアナログビデオ信号のレベル
を検出することができる。
示している。この実施例においては、差動増幅器１１の
出力が、コレクタが所定の電圧源に接続され、エミッタ
が抵抗２２を介して接地されているＮＰＮトランジスタ
２１のベースに供給されている。そして、ＮＰＮトラン
ジスタ２１のエミッタより出力された電圧が、抵抗２３
とコンデンサ２４よりなる積分回路により積分され、出
力されるようになされている。この実施例においても、
図３における場合と同様にアナログビデオ信号のレベル
を検出することができる。
【００１８】図５は、本発明のＡ／Ｄ変換装置の他の実
施例を示している。この実施例においては、Ａ／Ｄ変換
器２によりＡ／Ｄ変換された後のデジタル信号のレベル
が検出回路３１により検出され、マイクロコンピュータ
３２に出力されるようになされている。そしてマイクロ
コンピュータ３２が検出回路３１の検出結果に対応し
て、利得制御増幅器１と乗算器５に所定の信号あるいは
データを出力するようになされている。
施例を示している。この実施例においては、Ａ／Ｄ変換
器２によりＡ／Ｄ変換された後のデジタル信号のレベル
が検出回路３１により検出され、マイクロコンピュータ
３２に出力されるようになされている。そしてマイクロ
コンピュータ３２が検出回路３１の検出結果に対応し
て、利得制御増幅器１と乗算器５に所定の信号あるいは
データを出力するようになされている。
【００１９】検出回路３１は、例えば図６に示すように
構成することができる。この実施例においては、Ａ／Ｄ
変換器２が出力するデジタル信号が比較回路４１に入力
され、基準値発生回路４２が出力する基準値と比較され
る。比較回路４１は、基準値発生回路４２が設定する基
準値より大きいレベルのデジタル信号が入力されたと
き、例えば論理１を出力する。カウンタ４３は、この論
理１の数をカウントする。これにより、例えば１フィー
ルド（または１フレーム）分のデータにおける基準レベ
ル以上の画素数がカウントされることになる。
構成することができる。この実施例においては、Ａ／Ｄ
変換器２が出力するデジタル信号が比較回路４１に入力
され、基準値発生回路４２が出力する基準値と比較され
る。比較回路４１は、基準値発生回路４２が設定する基
準値より大きいレベルのデジタル信号が入力されたと
き、例えば論理１を出力する。カウンタ４３は、この論
理１の数をカウントする。これにより、例えば１フィー
ルド（または１フレーム）分のデータにおける基準レベ
ル以上の画素数がカウントされることになる。
【００２０】マイクロコンピュータ３２は、検出回路３
１（カウンタ４３）の出力から利得制御増幅器１と乗算
器５に出力するデータを、例えば図７に示すフローチャ
ートに従って演算する。
１（カウンタ４３）の出力から利得制御増幅器１と乗算
器５に出力するデータを、例えば図７に示すフローチャ
ートに従って演算する。
【００２１】即ち、最初にステップＳ１において、カウ
ンタ４３が出力するデータを取り込む。上述したよう
に、このデータは画面の８０％の領域の明るさに対応し
ている。この値は変数Ｍに設定される。次にステップＳ
２に進み、この変数Ｍから所定の基準値が減算され、そ
の値が変数Ｄにセットされる。この基準値は、例えばＡ
／Ｄ変換器２のダイナミックレンジの８５％のレベルに
対応した値に設定されている。このレベルを小さくし過
ぎると、ダイナミックレンジを有効に活用することが困
難となり、逆に、あまり大きくし過ぎると、レベルの大
きい信号が入力されたとき、出力が飽和してしまうこと
になる。そこで、この実施例においては、例えばダイナ
ミックレンジの８５％の値が基準値とされている。
ンタ４３が出力するデータを取り込む。上述したよう
に、このデータは画面の８０％の領域の明るさに対応し
ている。この値は変数Ｍに設定される。次にステップＳ
２に進み、この変数Ｍから所定の基準値が減算され、そ
の値が変数Ｄにセットされる。この基準値は、例えばＡ
／Ｄ変換器２のダイナミックレンジの８５％のレベルに
対応した値に設定されている。このレベルを小さくし過
ぎると、ダイナミックレンジを有効に活用することが困
難となり、逆に、あまり大きくし過ぎると、レベルの大
きい信号が入力されたとき、出力が飽和してしまうこと
になる。そこで、この実施例においては、例えばダイナ
ミックレンジの８５％の値が基準値とされている。
【００２２】次にステップＳ３に進み、ステップＳ２で
演算した値Ｄに所定の標準値が加算される。そして、こ
の加算値が変数Ｃにセットされる。この標準値は、ステ
ップＳ２において求めた値Ｄが０である場合において出
力される値であり、例えばＡ／Ｄ変換器２のダナミック
レンジが２Ｖであるとき、６８０ｍＶに設定することが
できる。
演算した値Ｄに所定の標準値が加算される。そして、こ
の加算値が変数Ｃにセットされる。この標準値は、ステ
ップＳ２において求めた値Ｄが０である場合において出
力される値であり、例えばＡ／Ｄ変換器２のダナミック
レンジが２Ｖであるとき、６８０ｍＶに設定することが
できる。
【００２３】次にステップＳ４に進み、ステップＳ３で
求めた変数ＣがＤ／Ａ変換され、そのＤ／Ａ変換された
値に対応して利得制御増幅器１のゲインが制御される。
さらにステップＳ５に進み、ステップＳ３で求めた変数
Ｃの逆数が演算され、この逆数が乗算器５に出力され
る。
求めた変数ＣがＤ／Ａ変換され、そのＤ／Ａ変換された
値に対応して利得制御増幅器１のゲインが制御される。
さらにステップＳ５に進み、ステップＳ３で求めた変数
Ｃの逆数が演算され、この逆数が乗算器５に出力され
る。
【００２４】図８は、さらに他の実施例を示している。
この実施例においては、乗算器５がデジタルＩＣ４１に
包含されている。そして乗算器５が出力するｎ＋ｍビッ
トのデジタル信号のうち、上位ｋビットがトラップ回路
４２によりトラップされ、γ補正回路４３に出力され
る。γ補正回路４３は、トラップ回路４２より出力され
たｋビットのデジタル信号にγ補正を施す。そして、こ
の信号から輝度信号（Ｙ）を生成し、図示せぬ回路に出
力する。
この実施例においては、乗算器５がデジタルＩＣ４１に
包含されている。そして乗算器５が出力するｎ＋ｍビッ
トのデジタル信号のうち、上位ｋビットがトラップ回路
４２によりトラップされ、γ補正回路４３に出力され
る。γ補正回路４３は、トラップ回路４２より出力され
たｋビットのデジタル信号にγ補正を施す。そして、こ
の信号から輝度信号（Ｙ）を生成し、図示せぬ回路に出
力する。
【００２５】また、乗算器５が出力するｎ＋ｍビットの
デジタル信号は、ローパスフィルタ（ＬＰＦ）４４を介
してマトリックス回路４５に入力される。マトリックス
回路４５は、入力された信号からＲ，Ｇ，Ｂ信号をそれ
ぞれ分離する。そしてＧ信号はγ補正回路４６により、
Ｒ信号とＢ信号はγ補正回路４７により、それぞれγ補
正される。γ補正回路４６と４７の出力は、それぞれ加
算器４８に供給されて加算され、Ｒ−Ｙ信号およびＢ−
Ｙ信号が生成され、図示せぬ回路に出力される。
デジタル信号は、ローパスフィルタ（ＬＰＦ）４４を介
してマトリックス回路４５に入力される。マトリックス
回路４５は、入力された信号からＲ，Ｇ，Ｂ信号をそれ
ぞれ分離する。そしてＧ信号はγ補正回路４６により、
Ｒ信号とＢ信号はγ補正回路４７により、それぞれγ補
正される。γ補正回路４６と４７の出力は、それぞれ加
算器４８に供給されて加算され、Ｒ−Ｙ信号およびＢ−
Ｙ信号が生成され、図示せぬ回路に出力される。
【００２６】γ補正回路４３，４６，４７におけるγ補
正の特性は、図１０に示すように、入力信号のレベルが
小さい程、その変化率が大きくなるように調整されてい
る。これは図９に示すように、ＣＲＴの特性が信号レベ
ルが小さいとき、その明るさの変化率が小さいので、こ
れを補正するように設定されているためである。従っ
て、入力信号のレベルが小さいとき程、その出力信号の
分解能（ビット数）は高いことが望まれる。本実施例に
おいては、上述したように、小数点以下の下位ビットが
乗算器５により付加されるため、この低いレベルにおけ
る分解能を向上させることができる。
正の特性は、図１０に示すように、入力信号のレベルが
小さい程、その変化率が大きくなるように調整されてい
る。これは図９に示すように、ＣＲＴの特性が信号レベ
ルが小さいとき、その明るさの変化率が小さいので、こ
れを補正するように設定されているためである。従っ
て、入力信号のレベルが小さいとき程、その出力信号の
分解能（ビット数）は高いことが望まれる。本実施例に
おいては、上述したように、小数点以下の下位ビットが
乗算器５により付加されるため、この低いレベルにおけ
る分解能を向上させることができる。
【００２７】
【発明の効果】本発明のA/D変換装置によれば、検出し
た入力または出力のレベルを逆数変換し、逆数変換した
入力または出力のレベルに追随して、出力されるデジタ
ルデータのレベルを連続的に制御するようにしたので、
ダイナミックレンジを有効に活用し、かつ、分解能を向
上させることができる。
た入力または出力のレベルを逆数変換し、逆数変換した
入力または出力のレベルに追随して、出力されるデジタ
ルデータのレベルを連続的に制御するようにしたので、
ダイナミックレンジを有効に活用し、かつ、分解能を向
上させることができる。
【図１】本発明のＡ／Ｄ変換装置の一実施例の構成を示
すブロック図である。
すブロック図である。
【図２】図１の実施例の各部における波形を示す図であ
る。
る。
【図３】図１の検出回路３の構成例を示す回路図であ
る。
る。
【図４】図１の検出回路３の他の構成例を示す回路図で
ある。
ある。
【図５】本発明のＡ／Ｄ変換装置の他の実施例の構成を
示すブロック図である。
示すブロック図である。
【図６】図５の検出回路３１の構成例を示すブロック図
である。
である。
【図７】図５のマイクロコンピュータ３２の動作を説明
するフローチャートである。
するフローチャートである。
【図８】本発明のＡ／Ｄ変換装置のさらに他の実施例の
構成を示すブロック図である。
構成を示すブロック図である。
【図９】ＣＲＴの特性を説明する図である。
【図１０】図８のγ補正回路４３，４６，４７の補正特
性を説明する図である。
性を説明する図である。
１ 利得制御増幅器 ２ Ａ／Ｄ変換器 ３ 検出回路 ４ Ａ／Ｄ変換器 ５ 乗算器 ６ 反転回路 ３１ 検出回路 ３２ マイクロコンピュータ ４１ デジタルＩＣ ４２ トラップ回路 ４３ γ補正回路 ４５ マトリックス回路 ４６，４７ γ補正回路
Claims (2)
- 【請求項１】 アナログ入力信号をA/D変換するA/D変換
手段と、 前記A/D変換手段の入力または出力のレベルを検出する
検出手段と、 前記検出手段の検出結果に追随して、前記A/D変換手段
へ入力されるアナログ信号のレベルを連続的に制御する
アナログレベル制御手段と、 前記検出手段により検出された前記A/D変換手段の入力
または出力のレベルを逆数変換する逆数変換手段と、 前記逆数変換手段により逆数変換された前記A/D変換手
段の入力または出力のレベルに対応して、前記A/D変換
手段より出力されるデジタルデータのレベルを制御する
デジタルレベル制御手段とを備えることを特徴とするA/
D変換装置。 - 【請求項２】 前記アナログレベル制御手段およびデジ
タルレベル制御手段は、所定の周期毎にアナログ信号ま
たはデジタル信号のレベルをそれぞれ制御することを特
徴とする請求項１に記載のA/D変換装置。
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|---|---|---|---|
| JP12416392A JP3183417B2 (ja) | 1992-04-17 | 1992-04-17 | Ａ／ｄ変換装置 |
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|---|---|---|---|
| JP12416392A JP3183417B2 (ja) | 1992-04-17 | 1992-04-17 | Ａ／ｄ変換装置 |
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| JPH05315962A JPH05315962A (ja) | 1993-11-26 |
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|---|---|---|---|
| JP12416392A Expired - Fee Related JP3183417B2 (ja) | 1992-04-17 | 1992-04-17 | Ａ／ｄ変換装置 |
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|---|---|---|---|---|
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-
1992
- 1992-04-17 JP JP12416392A patent/JP3183417B2/ja not_active Expired - Fee Related
Cited By (1)
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