JP3371689B2 - Ａ／ｄ変換基準電圧設定回路 - Google Patents
Ａ／ｄ変換基準電圧設定回路Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、外部より入力され
るアナログビデオ信号をＡ／Ｄ変換し、そのデジタル化
された画像デ−タの調整方法に関するものである。 【０００２】 【従来技術】アナログビデオ信号を、デジタルビデオ信
号に変換する従来のＡ／Ｄ変換回路では、アナログビデ
オ信号の白レベルを規定する基準電圧と、黒レベルを規
定する基準電圧を用い、これらの基準電圧の差を均等に
分割した電圧を用いて、アナログ信号からデジタル信号
へのＡ／Ｄ変換を行なうことが知られている。 【０００３】 【発明が解決しようとする課題】しかし上記した従来の
方法では、白レベルを規定する基準電圧と、黒レベルを
規定する基準電圧を用い、それらの基準電圧の差を均等
に分割した電圧を利用したＡ／Ｄ変換回路では、入力さ
れるアナログビデオ信号の状態として、白レベル側での
階調の差が少ない場合（即ち、白つぶれの状態）や、黒
レベル側での階調の差が少ない場合（即ち、黒つぶれの
状態）に、デジタルビデオ信号に変換された段階で、１
ビット以下に相当する階調の情報は失われるため、正常
な階調に補正することは難しいという問題点があった。 【０００４】 【課題を解決するための手段】本発明は従来の不具合点
に鑑みなされたもので、基準電圧を設定する操作パネル
と、基準電圧を入力する複数個の入力端子と、該基準電
圧の複数の中点を設定できる入力端子を持つ抵抗ラダ−
と、外部から入力されるアナログビデオ信号を入力する
ビデオ入力端子と、前記抵抗ラダ−に接続されているア
ナログコンパレ−タと、該アナログコンパレ−タに接続
されているエンコ−ダから構成されているビデオＡ／Ｄ
変換器と、基準電圧の設定値を予め記憶しているメモリ
と、該メモリに記憶されている基準電圧の設定値を読み
だすＣＰＵと、複数個のＤ／Ａ変換器と、該複数個のＤ
／Ａ変換器と対応して接続されている同数のバッファア
ンプと同数のＡ／Ｄ変換器から構成されている基準電圧
設定回路であって、前記ＣＰＵの指令により、メモリに
予め記憶されている基準電圧の設定値を読み出し、前記
複数のＤ／Ａ変換器にデジタル値として入力され、前記
バッファアンプにて増幅後、前記ビデオＡ／Ｄ変換器に
設けられている基準電圧入力端子に入力され、更に、Ａ
／Ｄ変換器に入力され、デジタル値に変換された後、前
記ＣＰＵにより測定値として読み込まれ、前記設定値
と、測定値をＣＰＵの指令により一致させ、前記ビデオ
入力端子に入力されたアナログビデオ信号に、白つぶれ
や黒つぶれの部分がある場合には、前記操作パネルを操
作することにより、基準電圧の設定値を任意の値に調整
するＡ／Ｄ変換基準電圧設定回路を提案するものであ
る。 【０００５】 【発明の実施の形態】本回路は、入力されたアナログビ
デオ信号の白つぶれ、黒つぶれを補正するために、抵抗
ラダ−に基準電圧の中点を持つ全並列型Ａ／Ｄ変換器を
用い、基準電圧と中点の電圧を個別に設定できるＤ／Ａ
変換器と、前記電圧を測定するためのＡ／Ｄ変換器を持
つことにより、前記電圧を任意に設定でき、全並列型Ａ
／Ｄ変換器の変換特性を変更できる機能を有する基準電
圧設定回路。 【０００６】 【作用】本発明では、基準電圧と中点の電圧を任意に設
定し、Ａ／Ｄ変換の変換特性を変更できるため、入力さ
れるアナログビデオ信号の白つぶれ、黒つぶれを補正す
ることができる。 【０００７】 【実施例】以下、本発明の詳細を添付図面を参照して説
明する。図１は本発明の電気的ブロック図、図２はビデ
オＡ／Ｄ変換器と基準電圧設定回路、図３〜図７はＡ／
Ｄ変換における変換特性を示す。まず、図１について説
明すると、外部から入力されたアナログビデオ信号１
は、充分な駆動能力を持ったバッファアンプ２で増幅さ
れた後、ビデオＡ／Ｄ変換器３に入力され、変換のタイ
ミングを決定するための変換クロック４が更にビデオＡ
／Ｄ変換器３に入力された時点で、基準電圧設定回路６
により設定された基準電圧７を基準として、デジタルビ
デオ信号８に変換され出力される。 【０００８】ここでＰＬＬ回路５（位相差制御発振回
路）により出力される変換クロック４について説明す
る。変換クロック４は外部から入力される水平同期信号
９を基準として生成される。即ち、外部から入力された
水平同期信号９は、ＣＰＵ１０から与えられた遅延設定
信号１１による遅延時間だけ遅延回路１２により遅延さ
れ、遅延された水平同期信号１３がＰＬＬ回路５に入力
される。ＰＬＬ回路５は変換クロック４を生成するが、
変換クロック４は１／Ｎカウンタ１４にも入力され、１
／Ｎ分周された１／Ｎ出力信号１５はＰＬＬ回路５に入
力される。ＰＬＬ回路５に入力され、遅延された水平同
期信号１３の位相と、１／Ｎ出力信号１５の位相は、Ｐ
ＬＬ回路５で位相比較され、位相が一致するように変換
クロック４の周波数が変更される。 【０００９】１／Ｎカウンタ１４のＮ（Ｎは分周比）は
ＣＰＵ１０からの分周比設定信号１６により設定され、
アナログビデオ信号１の画面の１ライン分のピクセル数
を決める。遅延回路１２とＰＬＬ回路５により位相と周
波数が調整できるので、ＰＬＬ回路５が生成する変換ク
ロック４は、アナログビデオ信号１に含まれるピクセル
情報の位置と同期を取ることができ、ピクセル情報をビ
デオＡ／Ｄ変換器３によりデジタルビデオ信号に変換で
きる。操作パネル１７は、後述するフラッシュメモリに
記録される電圧測定値としてフラッシュメモリ２７に設
定されている電圧の設定値を、オペレ−タ（図示せず）
の操作により変更できるように設けたものである。 【００１０】次に、ビデオＡ／Ｄ変換器３と基準電圧設
定回路６について図２を参照して説明する。始めにビデ
オＡ／Ｄ変換器３について説明する。ビデオＡ／Ｄ変換
器３は、高周波（２０メガヘルツ〜１２０メガヘルツ）
のアナログビデオ信号１を高速に変換するための全並列
型８ビットＡ／Ｄ変換器で、ビデオＡ／Ｄ変換器３は、
抵抗ラダ−１８、２５５個のアナログコンパレ−タ１
９、エンコ−ダ２０から構成されている。抵抗ラダ−１
８は直列接続された２５６個の抵抗２１で構成され、基
準電圧端子として、ＶＲ１（上位基準電圧）端子、ＶＲ
５（下位基準電圧）端子、及び基準電圧の中点の端子と
してＶＲ２（基準電圧の第３の中点）端子、ＶＲ３（基
準電圧の第２の中点）端子、ＶＲ４（基準電圧の第１の
中点）端子を設けている。 【００１１】抵抗ラダ−１８は、後述する基準電圧設定
回路６からＶＲ１端子に入力された上位基準電圧と、Ｖ
Ｒ５端子に入力された下位基準電圧の差を各抵抗２１に
よって均等に分圧するが、ＶＲ２〜ＶＲ４端子に加えら
れる電圧によって、抵抗ラダ−１８の分圧状態を強制的
に変化させることができる。抵抗ラダ−１８の各抵抗２
１で分圧された電圧は、それぞれ対応するアナログコン
パレ−タ１９の１〜２５５の反転入力（マイナス側）に
入力される。ビデオＡ／Ｄ変換器３に設けられているＶ
ＩＮ端子２２から入力されたアナログビデオ信号１は、
２５５個それぞれのアナログコンパレ−タ１９の非反転
入力（プラス側）に入力される。 【００１２】各アナログコンパレ−タ１９に接続されて
いるＣＬＫ端子２３には、変換のタイミングを決定する
変換クロック４が、ＰＬＬ回路５より入力される。変換
クロック４がＣＬＫ端子２３に入力された時点で、各ア
ナログコンパレ−タ１９は、非反転入力（プラス側）に
入力された電圧と、反転入力（マイナス側）に入力され
た電圧の大小を比較する。比較した結果を「１」、
「０」のデジタル値に変換し、エンコ−ダ２０に出力す
る。このエンコ−ダ２０は、２５５個のアナログコンパ
レ−タ１９から出力されたデジタル値をもとに、８ビッ
トのデジタル信号を生成する。この生成されたデジタル
信号は、エンコ−ダ２０に接続された画像メモリ（図示
せず）に記憶される。 【００１３】次に基準電圧設定回路６について説明す
る。基準電圧設定回路６は、ビデオＡ／Ｄ変換器３の抵
抗ラダ−１８に設けられているＶＲ１〜ＶＲ５端子に入
力される電圧を設定するために、５個のＤ／Ａ変換器２
４と、これらの電圧を充分に駆動する能力を持った５個
のバッファアンプ２５と、ＶＲ１〜ＶＲ５の入力端子に
入力された電圧を測定するための５個のＡ／Ｄ変換器２
６及び、ＶＲ１〜ＶＲ５の入力端子に入力される電圧の
設定値を記憶するためのフラッシュメモリ２７から構成
されている。 【００１４】抵抗ラダ−１８に設けられているＶＲ１〜
ＶＲ５端子に入力される電圧はＣＰＵ１０によって制御
される。ＣＰＵ１０はフラッシュメモリ２７より、ＶＲ
１〜ＶＲ５端子に対応する電圧の設定値を読み出し、Ｄ
／Ａ変換器２４のＤＡＣ１、ＤＡＣ２、ＤＡＣ３、ＤＡ
Ｃ４、ＤＡＣ５にデジタル値として設定する。この設定
されたデジタル値はそれぞれアナログ値に変換され、５
個のバッファアンプ２５によって増幅され、ＶＲ１〜Ｖ
Ｒ５端子に入力される。このＶＲ１〜ＶＲ５端子に入力
された電圧は、Ａ／Ｄ変換器２６の５個（ＡＤＣ１、Ａ
ＤＣ２、ＡＤＣ３、ＡＤＣ４、ＡＤＣ５）それぞれに入
力され、それぞれデジタル値に変換された後、ＣＰＵ１
０により測定値として読み込まれる。 【００１５】バッファアンプ２５の増幅度のバラツキに
よって、ＶＲ１〜ＶＲ５端子の電圧が設定値と異なる場
合があるために、ＣＰＵ１０はフラッシュメモリ２７に
記憶されている設定値と、前記ＣＰＵ１０により読み込
まれた測定値を比較することにより、ＶＲ１〜ＶＲ５端
子の電圧が前記設定値と一致するように、フィ−ドバッ
ク制御を行なう。このフィ−ドバック制御を説明する
と、例えば抵抗ラダ−１８に設けられているＶＲ１端子
の電圧の測定値が、フラッシュメモリ２７に記憶されて
いる設定値より高い場合に、ＣＰＵ１０はＤ／Ａ変換器
２４の１番目に設定するデジタル値を低くし、測定値と
設定値を一致させるように制御する。 【００１６】次に本発明の回路を用いて、アナログビデ
オ信号１に白つぶれや黒つぶれがある場合の補正方法に
ついて説明する。ビデオＡ／Ｄ変換器３に入力されたア
ナログビデオ信号１に白つぶれや黒つぶれが無い場合に
は、ビデオＡ／Ｄ変換器３の抵抗ラダ−１８に設置され
ているＶＲ１〜ＶＲ５端子の電圧を図３示すように設定
すると、ビデオＡ／Ｄ変換器３の変換特性は直線的とな
り、ビデオＡ／Ｄ変換器３に入力されたアナログビデオ
信号１の階調がそのままデジタル値として得ることがで
きる。白つぶれがある場合には、ビデオＡ／Ｄ変換器３
の抵抗ラダ−１８に設置されているＶＲ１〜ＶＲ５端子
の電圧を図４で示すように設定すると、変換特性は白レ
ベル側で勾配が急になり、白レベルに近い階調がデジタ
ル値の大きな変化として得ることができる。これにより
白つぶれした階調を強調して補正することができる。 【００１７】次にビデオＡ／Ｄ変換器３に入力されたア
ナログビデオ信号１に黒つぶれがある場合には、ビデオ
Ａ／Ｄ変換器３の抵抗ラダ−１８に設定されているＶＲ
１〜ＶＲ５端子の電圧を図５で示すように設定すると、
変換特性は黒レベル側で勾配が急になり、黒レベルに近
い階調がデジタル値の大きな変化として得られる。これ
により、黒つぶれした階調を強調して補正することがで
きる。また、図６のような変換特性をフラッシュメモリ
２７に設定すると、白レベルと黒レベルに近い階調が強
調され、図７のような変換特性をフラッシュメモリ２７
に設定すると、中間レベルの階調が強調される。尚、白
つぶれ、黒つぶれがあるという判断であるが、オペレ−
タが図示しない表示装置により、白つぶれ、黒つぶれが
あることを判断し、操作パネル１７を操作することよっ
て、白つぶれ、黒つぶれが無くするように、基準電圧の
設定を変更する。 【００１８】 【発明の効果】以上説明したように本発明によれば、入
力されるアナログビデオ信号に白つぶれや、黒つぶれが
発生していても、階調を補正することができる。
るアナログビデオ信号をＡ／Ｄ変換し、そのデジタル化
された画像デ−タの調整方法に関するものである。 【０００２】 【従来技術】アナログビデオ信号を、デジタルビデオ信
号に変換する従来のＡ／Ｄ変換回路では、アナログビデ
オ信号の白レベルを規定する基準電圧と、黒レベルを規
定する基準電圧を用い、これらの基準電圧の差を均等に
分割した電圧を用いて、アナログ信号からデジタル信号
へのＡ／Ｄ変換を行なうことが知られている。 【０００３】 【発明が解決しようとする課題】しかし上記した従来の
方法では、白レベルを規定する基準電圧と、黒レベルを
規定する基準電圧を用い、それらの基準電圧の差を均等
に分割した電圧を利用したＡ／Ｄ変換回路では、入力さ
れるアナログビデオ信号の状態として、白レベル側での
階調の差が少ない場合（即ち、白つぶれの状態）や、黒
レベル側での階調の差が少ない場合（即ち、黒つぶれの
状態）に、デジタルビデオ信号に変換された段階で、１
ビット以下に相当する階調の情報は失われるため、正常
な階調に補正することは難しいという問題点があった。 【０００４】 【課題を解決するための手段】本発明は従来の不具合点
に鑑みなされたもので、基準電圧を設定する操作パネル
と、基準電圧を入力する複数個の入力端子と、該基準電
圧の複数の中点を設定できる入力端子を持つ抵抗ラダ−
と、外部から入力されるアナログビデオ信号を入力する
ビデオ入力端子と、前記抵抗ラダ−に接続されているア
ナログコンパレ−タと、該アナログコンパレ−タに接続
されているエンコ−ダから構成されているビデオＡ／Ｄ
変換器と、基準電圧の設定値を予め記憶しているメモリ
と、該メモリに記憶されている基準電圧の設定値を読み
だすＣＰＵと、複数個のＤ／Ａ変換器と、該複数個のＤ
／Ａ変換器と対応して接続されている同数のバッファア
ンプと同数のＡ／Ｄ変換器から構成されている基準電圧
設定回路であって、前記ＣＰＵの指令により、メモリに
予め記憶されている基準電圧の設定値を読み出し、前記
複数のＤ／Ａ変換器にデジタル値として入力され、前記
バッファアンプにて増幅後、前記ビデオＡ／Ｄ変換器に
設けられている基準電圧入力端子に入力され、更に、Ａ
／Ｄ変換器に入力され、デジタル値に変換された後、前
記ＣＰＵにより測定値として読み込まれ、前記設定値
と、測定値をＣＰＵの指令により一致させ、前記ビデオ
入力端子に入力されたアナログビデオ信号に、白つぶれ
や黒つぶれの部分がある場合には、前記操作パネルを操
作することにより、基準電圧の設定値を任意の値に調整
するＡ／Ｄ変換基準電圧設定回路を提案するものであ
る。 【０００５】 【発明の実施の形態】本回路は、入力されたアナログビ
デオ信号の白つぶれ、黒つぶれを補正するために、抵抗
ラダ−に基準電圧の中点を持つ全並列型Ａ／Ｄ変換器を
用い、基準電圧と中点の電圧を個別に設定できるＤ／Ａ
変換器と、前記電圧を測定するためのＡ／Ｄ変換器を持
つことにより、前記電圧を任意に設定でき、全並列型Ａ
／Ｄ変換器の変換特性を変更できる機能を有する基準電
圧設定回路。 【０００６】 【作用】本発明では、基準電圧と中点の電圧を任意に設
定し、Ａ／Ｄ変換の変換特性を変更できるため、入力さ
れるアナログビデオ信号の白つぶれ、黒つぶれを補正す
ることができる。 【０００７】 【実施例】以下、本発明の詳細を添付図面を参照して説
明する。図１は本発明の電気的ブロック図、図２はビデ
オＡ／Ｄ変換器と基準電圧設定回路、図３〜図７はＡ／
Ｄ変換における変換特性を示す。まず、図１について説
明すると、外部から入力されたアナログビデオ信号１
は、充分な駆動能力を持ったバッファアンプ２で増幅さ
れた後、ビデオＡ／Ｄ変換器３に入力され、変換のタイ
ミングを決定するための変換クロック４が更にビデオＡ
／Ｄ変換器３に入力された時点で、基準電圧設定回路６
により設定された基準電圧７を基準として、デジタルビ
デオ信号８に変換され出力される。 【０００８】ここでＰＬＬ回路５（位相差制御発振回
路）により出力される変換クロック４について説明す
る。変換クロック４は外部から入力される水平同期信号
９を基準として生成される。即ち、外部から入力された
水平同期信号９は、ＣＰＵ１０から与えられた遅延設定
信号１１による遅延時間だけ遅延回路１２により遅延さ
れ、遅延された水平同期信号１３がＰＬＬ回路５に入力
される。ＰＬＬ回路５は変換クロック４を生成するが、
変換クロック４は１／Ｎカウンタ１４にも入力され、１
／Ｎ分周された１／Ｎ出力信号１５はＰＬＬ回路５に入
力される。ＰＬＬ回路５に入力され、遅延された水平同
期信号１３の位相と、１／Ｎ出力信号１５の位相は、Ｐ
ＬＬ回路５で位相比較され、位相が一致するように変換
クロック４の周波数が変更される。 【０００９】１／Ｎカウンタ１４のＮ（Ｎは分周比）は
ＣＰＵ１０からの分周比設定信号１６により設定され、
アナログビデオ信号１の画面の１ライン分のピクセル数
を決める。遅延回路１２とＰＬＬ回路５により位相と周
波数が調整できるので、ＰＬＬ回路５が生成する変換ク
ロック４は、アナログビデオ信号１に含まれるピクセル
情報の位置と同期を取ることができ、ピクセル情報をビ
デオＡ／Ｄ変換器３によりデジタルビデオ信号に変換で
きる。操作パネル１７は、後述するフラッシュメモリに
記録される電圧測定値としてフラッシュメモリ２７に設
定されている電圧の設定値を、オペレ−タ（図示せず）
の操作により変更できるように設けたものである。 【００１０】次に、ビデオＡ／Ｄ変換器３と基準電圧設
定回路６について図２を参照して説明する。始めにビデ
オＡ／Ｄ変換器３について説明する。ビデオＡ／Ｄ変換
器３は、高周波（２０メガヘルツ〜１２０メガヘルツ）
のアナログビデオ信号１を高速に変換するための全並列
型８ビットＡ／Ｄ変換器で、ビデオＡ／Ｄ変換器３は、
抵抗ラダ−１８、２５５個のアナログコンパレ−タ１
９、エンコ−ダ２０から構成されている。抵抗ラダ−１
８は直列接続された２５６個の抵抗２１で構成され、基
準電圧端子として、ＶＲ１（上位基準電圧）端子、ＶＲ
５（下位基準電圧）端子、及び基準電圧の中点の端子と
してＶＲ２（基準電圧の第３の中点）端子、ＶＲ３（基
準電圧の第２の中点）端子、ＶＲ４（基準電圧の第１の
中点）端子を設けている。 【００１１】抵抗ラダ−１８は、後述する基準電圧設定
回路６からＶＲ１端子に入力された上位基準電圧と、Ｖ
Ｒ５端子に入力された下位基準電圧の差を各抵抗２１に
よって均等に分圧するが、ＶＲ２〜ＶＲ４端子に加えら
れる電圧によって、抵抗ラダ−１８の分圧状態を強制的
に変化させることができる。抵抗ラダ−１８の各抵抗２
１で分圧された電圧は、それぞれ対応するアナログコン
パレ−タ１９の１〜２５５の反転入力（マイナス側）に
入力される。ビデオＡ／Ｄ変換器３に設けられているＶ
ＩＮ端子２２から入力されたアナログビデオ信号１は、
２５５個それぞれのアナログコンパレ−タ１９の非反転
入力（プラス側）に入力される。 【００１２】各アナログコンパレ−タ１９に接続されて
いるＣＬＫ端子２３には、変換のタイミングを決定する
変換クロック４が、ＰＬＬ回路５より入力される。変換
クロック４がＣＬＫ端子２３に入力された時点で、各ア
ナログコンパレ−タ１９は、非反転入力（プラス側）に
入力された電圧と、反転入力（マイナス側）に入力され
た電圧の大小を比較する。比較した結果を「１」、
「０」のデジタル値に変換し、エンコ−ダ２０に出力す
る。このエンコ−ダ２０は、２５５個のアナログコンパ
レ−タ１９から出力されたデジタル値をもとに、８ビッ
トのデジタル信号を生成する。この生成されたデジタル
信号は、エンコ−ダ２０に接続された画像メモリ（図示
せず）に記憶される。 【００１３】次に基準電圧設定回路６について説明す
る。基準電圧設定回路６は、ビデオＡ／Ｄ変換器３の抵
抗ラダ−１８に設けられているＶＲ１〜ＶＲ５端子に入
力される電圧を設定するために、５個のＤ／Ａ変換器２
４と、これらの電圧を充分に駆動する能力を持った５個
のバッファアンプ２５と、ＶＲ１〜ＶＲ５の入力端子に
入力された電圧を測定するための５個のＡ／Ｄ変換器２
６及び、ＶＲ１〜ＶＲ５の入力端子に入力される電圧の
設定値を記憶するためのフラッシュメモリ２７から構成
されている。 【００１４】抵抗ラダ−１８に設けられているＶＲ１〜
ＶＲ５端子に入力される電圧はＣＰＵ１０によって制御
される。ＣＰＵ１０はフラッシュメモリ２７より、ＶＲ
１〜ＶＲ５端子に対応する電圧の設定値を読み出し、Ｄ
／Ａ変換器２４のＤＡＣ１、ＤＡＣ２、ＤＡＣ３、ＤＡ
Ｃ４、ＤＡＣ５にデジタル値として設定する。この設定
されたデジタル値はそれぞれアナログ値に変換され、５
個のバッファアンプ２５によって増幅され、ＶＲ１〜Ｖ
Ｒ５端子に入力される。このＶＲ１〜ＶＲ５端子に入力
された電圧は、Ａ／Ｄ変換器２６の５個（ＡＤＣ１、Ａ
ＤＣ２、ＡＤＣ３、ＡＤＣ４、ＡＤＣ５）それぞれに入
力され、それぞれデジタル値に変換された後、ＣＰＵ１
０により測定値として読み込まれる。 【００１５】バッファアンプ２５の増幅度のバラツキに
よって、ＶＲ１〜ＶＲ５端子の電圧が設定値と異なる場
合があるために、ＣＰＵ１０はフラッシュメモリ２７に
記憶されている設定値と、前記ＣＰＵ１０により読み込
まれた測定値を比較することにより、ＶＲ１〜ＶＲ５端
子の電圧が前記設定値と一致するように、フィ−ドバッ
ク制御を行なう。このフィ−ドバック制御を説明する
と、例えば抵抗ラダ−１８に設けられているＶＲ１端子
の電圧の測定値が、フラッシュメモリ２７に記憶されて
いる設定値より高い場合に、ＣＰＵ１０はＤ／Ａ変換器
２４の１番目に設定するデジタル値を低くし、測定値と
設定値を一致させるように制御する。 【００１６】次に本発明の回路を用いて、アナログビデ
オ信号１に白つぶれや黒つぶれがある場合の補正方法に
ついて説明する。ビデオＡ／Ｄ変換器３に入力されたア
ナログビデオ信号１に白つぶれや黒つぶれが無い場合に
は、ビデオＡ／Ｄ変換器３の抵抗ラダ−１８に設置され
ているＶＲ１〜ＶＲ５端子の電圧を図３示すように設定
すると、ビデオＡ／Ｄ変換器３の変換特性は直線的とな
り、ビデオＡ／Ｄ変換器３に入力されたアナログビデオ
信号１の階調がそのままデジタル値として得ることがで
きる。白つぶれがある場合には、ビデオＡ／Ｄ変換器３
の抵抗ラダ−１８に設置されているＶＲ１〜ＶＲ５端子
の電圧を図４で示すように設定すると、変換特性は白レ
ベル側で勾配が急になり、白レベルに近い階調がデジタ
ル値の大きな変化として得ることができる。これにより
白つぶれした階調を強調して補正することができる。 【００１７】次にビデオＡ／Ｄ変換器３に入力されたア
ナログビデオ信号１に黒つぶれがある場合には、ビデオ
Ａ／Ｄ変換器３の抵抗ラダ−１８に設定されているＶＲ
１〜ＶＲ５端子の電圧を図５で示すように設定すると、
変換特性は黒レベル側で勾配が急になり、黒レベルに近
い階調がデジタル値の大きな変化として得られる。これ
により、黒つぶれした階調を強調して補正することがで
きる。また、図６のような変換特性をフラッシュメモリ
２７に設定すると、白レベルと黒レベルに近い階調が強
調され、図７のような変換特性をフラッシュメモリ２７
に設定すると、中間レベルの階調が強調される。尚、白
つぶれ、黒つぶれがあるという判断であるが、オペレ−
タが図示しない表示装置により、白つぶれ、黒つぶれが
あることを判断し、操作パネル１７を操作することよっ
て、白つぶれ、黒つぶれが無くするように、基準電圧の
設定を変更する。 【００１８】 【発明の効果】以上説明したように本発明によれば、入
力されるアナログビデオ信号に白つぶれや、黒つぶれが
発生していても、階調を補正することができる。
【図面の簡単な説明】
【図１】ブロック図
【図２】回路図
【図３】Ａ／Ｄ変換における変換特性
【図４】Ａ／Ｄ変換における変換特性
【図５】Ａ／Ｄ変換における変換特性
【図６】Ａ／Ｄ変換における変換特性
【図７】Ａ／Ｄ変換における変換特性
【符号の説明】
１ アナログビデオ信号
２ バッファアンプ
３ ビデオＡ／Ｄ変換器
４ 変換クロック
５ ＰＬＬ回路
６ 基準電圧設定回路
７ 設定された基準電圧
８ デジタルビデオ信号
９ 水平同期信号
１０ ＣＰＵ
１１ 遅延信号
１２ 遅延回路
１３ 遅延信号
１４ １／Ｎカウンタ
１５ １／Ｎ出力信号
１６ 分周比設定信号
１７ 操作パネル
１８ 抵抗ラダ−
１９ アナログコンパレ−タ
２０ エンコ−ダ
２１ 抵抗
２２ ＶＩＮ端子
２３ ＣＬＫ端子
２４ Ｄ／Ａ変換器
２５ バッファアンプ
２６ Ａ／Ｄ変換器
２７ フラッシュメモリ
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
H04N 5/202
G09G 5/00
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 基準電圧を設定する操作パネルと、基準
電圧を入力する複数個の入力端子と、該基準電圧の複数
の中点を設定できる入力端子を持つ抵抗ラダ−と、外部
から入力されるアナログビデオ信号を入力するビデオ入
力端子と、前記抵抗ラダ−に接続されているアナログコ
ンパレ−タと、該アナログコンパレ−タに接続されてい
るエンコ−ダから構成されているビデオＡ／Ｄ変換器
と、基準電圧の設定値を予め記憶しているメモリと、該
メモリに記憶されている基準電圧の設定値を読みだすＣ
ＰＵと、複数個のＤ／Ａ変換器と、該複数個のＤ／Ａ変
換器と対応して接続されている同数のバッファアンプと
同数のＡ／Ｄ変換器から構成されている基準電圧設定回
路であって、前記ＣＰＵの指令により、メモリに予め記
憶されている基準電圧の設定値を読み出し、前記複数の
Ｄ／Ａ変換器にデジタル値として入力され、前記バッフ
ァアンプにて増幅後、前記ビデオＡ／Ｄ変換器に設けら
れている基準電圧入力端子に入力され、更に、Ａ／Ｄ変
換器に入力され、デジタル値に変換された後、前記ＣＰ
Ｕにより測定値として読み込まれ、前記設定値と、測定
値をＣＰＵの指令により一致させ、前記ビデオ入力端子
に入力されたアナログビデオ信号に、白つぶれや黒つぶ
れの部分がある場合には、前記操作パネルを操作するこ
とにより、基準電圧の設定値を任意の値に調整すること
を特徴とする基準電圧設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16074496A JP3371689B2 (ja) | 1996-05-31 | 1996-05-31 | Ａ／ｄ変換基準電圧設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16074496A JP3371689B2 (ja) | 1996-05-31 | 1996-05-31 | Ａ／ｄ変換基準電圧設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09319868A JPH09319868A (ja) | 1997-12-12 |
| JP3371689B2 true JP3371689B2 (ja) | 2003-01-27 |
Family
ID=15721524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16074496A Expired - Fee Related JP3371689B2 (ja) | 1996-05-31 | 1996-05-31 | Ａ／ｄ変換基準電圧設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3371689B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4259046B2 (ja) * | 2002-06-20 | 2009-04-30 | セイコーエプソン株式会社 | 画像表示装置および画像処理装置 |
| JP2007135099A (ja) * | 2005-11-11 | 2007-05-31 | Toshiba Corp | Ａｄ変換装置及び映像表示装置 |
| US7688245B2 (en) * | 2008-07-11 | 2010-03-30 | Infineon Technologies Ag | Method for quantizing of signal values and quantizer |
-
1996
- 1996-05-31 JP JP16074496A patent/JP3371689B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09319868A (ja) | 1997-12-12 |
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Legal Events
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|---|---|---|---|
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