JP7218637B2

JP7218637B2 - Ａ／ｄ変換デバイスおよびａ／ｄ変換方法

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Publication number: JP7218637B2
Application number: JP2019052618A
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Inventors: 健治石塚
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Priority date: 2019-03-20
Filing date: 2019-03-20
Publication date: 2023-02-07
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Description

この発明は、アナログの音信号をデジタルの音信号に変換するＡ／Ｄ変換デバイスおよびＡ／Ｄ変換方法に関する。

フロート型Ａ／Ｄ変換デバイスでは、ＡＤＣ（Analog Digital Converter）の前段に可変ゲイン増幅器が設けられ、ＡＤＣに対する入力レベルが上限を上回り、あるいは下限を下回らないように可変ゲイン増幅器のゲインの切り換え制御が行われる。

特許文献１に記載のフロート型Ａ／Ｄ変換デバイスでは、ＡＤＣが出力するデジタルサンプルに応じて可変ゲイン増幅器のゲイン切り換えが行われる。また、特許文献２に記載のフロート型Ａ／Ｄ変換デバイスでは、ＡＤＣに入力されるアナログ信号に応じて可変ゲイン増幅器のゲイン切り換えが行われる。

米国特許第９００８３３４号

特開２０１７－１７５２１５号公報

特許文献１に記載のフロート型Ａ／Ｄ変換デバイスは、ＡＤＣの出力に基づいてゲイン切り換えを行うため、ゲイン切り換えが必要となるＡＤＣの入力レベル変化が発生した場合、ＡＤＣの遅延により可変ゲイン増幅器のゲイン切り換えが遅れる問題がある。

また、特許文献２に記載のフロート型Ａ／Ｄ変換デバイスは、可変ゲイン増幅器のゲインを低下させる制御を行うためにアナログ信号のレベルを第１レベルと比較するアナログ回路と、同ゲインを上昇させる制御を行うために同レベルを第２レベルと比較するアナログ比較器と、第１レベルおよび第２レベルを発生するアナログ回路が必要であり、回路構成が複雑かつ大規模である問題があった。

また、特許文献２に記載のフロート型Ａ／Ｄ変換デバイスは、アナログ信号をサンプル＆ホールドしてからＡＤＣがアナログ信号をＡ／Ｄ変換するまでの間に、そのアナログ信号の電圧に応じて、可変ゲイン増幅器のゲインを確定する。従って、サンプル＆ホールドされたアナログ信号の絶対値が小さい（ゼロレベルに近い）と、直ちにゲインを上げるので、ゲインを上げるゲイン切換が頻発し、ゲイン切換による音の劣化が頻発する問題がある。

この発明は以上のような事情に鑑みてなされたものであり、アナログ回路の大規模化を招くことなく、可変ゲイン増幅器のゲインをアナログ信号のレベル変化に迅速に追従させることができ、かつ、ゲイン切換の頻発を防止できるＡ／Ｄ変換デバイスを提供することを目的とする。

この発明は、ステートに応じたゲインで第１アナログ信号をアナログ増幅し、第２アナログ信号として出力するアンプと、前記第２アナログ信号をデジタル信号に変換して、第１デジタル信号として出力する変換器と、前記第２アナログ信号が、第１レベルが規定する範囲を超えることを検出し、前記ステートをゲインの１段低いステートに移行させるダウン回路と、前記第１デジタル信号が、所定期間継続的に、前記第１レベルより絶対値が小さい第２レベルが規定する範囲に入ることを検出し、前記ステートをゲインの１段高いステートに移行させるアップ回路とを含むＡ／Ｄ変換デバイスを提供する。

この発明の第１実施形態であるＡ／Ｄ変換デバイスの構成を示すブロック図である。同Ａ／Ｄ変換デバイスにおけるゲインテーブルを説明する図である。同Ａ／Ｄ変換デバイスを含む音処理装置の構成を示すブロック図である。同音処理装置の動作を示すフローチャートである。同音処理装置の動作を示すフローチャートである。同音処理装置の動作を示すフローチャートである。この発明の第２実施形態の動作を示すフローチャートである。

以下、図面を参照し、この発明の実施形態について説明する。

＜第１実施形態＞
図１はこの発明の第１実施形態であるＡ／Ｄ変換デバイス１の構成を示すブロック図である。このデバイス１は、アンプ１１と、ＡＤＣ１２と、アナログ比較器１３および１４と、ＦＰＧＡ（Field Programmable Gate Array）２０とを有する。このデバイス１は、音信号としてアナログ信号Ｉ＿Ａ（第１アナログ信号）を受け取り、デジタル信号Ｏ＿Ｄに変換して、そのデジタル信号Ｏ＿Ｄの信号処理を行う信号処理デバイス（例えば、図３の信号処理部）に出力する。

アンプ１１は、Ａ／Ｄ変換デバイス１に対して入力されるアナログ信号Ｉ＿Ａを、現在のステートＧＳに応じたゲインで増幅して、その増幅されたアナログ信号Ｍ＿Ａ（第２アナログ信号）を出力する可変ゲイン増幅器である。ここで、ステートＧＳとは、ＦＰＧＡ２０によって指示されるアンプ１１のゲインの段階を示し、本実施形態では、ステートＧＳが高くなる程、ゲインは高くなる。

ＡＤＣ１２は、アナログ信号Ｍ＿Ａをデジタル信号Ｍ＿Ｄ（第１デジタル信号）に変換する変換器である。

アナログ比較器１３および１４には、第１レベルＶｒｅｆ２およびＶｒｅｆ３が各々与えられる。ここで、Ｖｒｅｆ２およびＶｒｅｆ３は、アンプ１１のゲインを上げるか否かの判断するための参照レベルであり、Ｖｒｅｆ２がプラス側の参照レベル、Ｖｒｅｆ３がマイナス側に参照レベルである。アナログ比較器１３は、信号ＣＳ２として、信号Ｍ＿Ａの電圧がＶｒｅｆ２を上回るとＨレベルを出力し、それ以外ではＬレベルを出力する。また、アナログ比較器１４は、信号ＣＳ３として、信号Ｍ＿Ａの電圧がＶｒｅｆ２を下回るとＨレベルを出力し、それ以外ではＬレベルを出力する。

ＦＰＧＡ２０は、図１に示すように、デジタル比較器２１および２２と、アップ判定部２３と、ダウン判定部２４と、ステートカウンタ２５と、ゲインメモリ２６と、復元回路２７として機能するようにプログラムされる。

ステートカウンタ２５は、現在のステートＧＳを記憶し、アップ指示に応じてステートＧＳを１だけ上げ、ダウン指示に応じて直ちにステートＧＳを１だけ下げるアップダウンカウンタである。ゲインを上げる動作はアップ指示から多少遅れてもよい。このステートカウンタ２５に記憶されたステートＧＳが上述したアンプ１１に供給され、ゲインの制御に使用される。

デジタル比較器２１および２２には、第２レベルＶｒｅｆ１およびＶｒｅｆ４が各々与えられる。ここで、Ｖｒｅｆ１およびＶｒｅｆ４は、アンプ１１のゲインを下げるか否かの判断をするための参照レベルを示すデジタル値である。アナログ信号Ｍ＿Ａとそれを変換したデジタル信号Ｍ＿Ｄとを同じレベルと見做せば、レベルＶｒｅｆ１およびＶｒｅｆ４と、上述したレベルＶｒｅｆ２およびＶｒｅｆ３との間には、Ｖｒｅｆ２＞Ｖｒｅｆ１＞０＞Ｖｒｅｆ４＞Ｖｒｅｆ３の関係がある。つまり、絶対値で比較すると、第２レベルは第１レベルより小さい。

デジタル比較器２１は、信号ＣＳ１として、信号Ｍ＿Ｄの値がＶｒｅｆ１を下回るとＨレベルを出力し、それ以外ではＬレベルを出力する。また、デジタル比較器２２は、信号ＣＳ４として、信号Ｍ＿ＤがＶｒｅｆ４を上回るとＨレベルを出力し、それ以外ではＬレベルを出力する。

アップ判定部２３は、信号ＣＳ１およびＣＳ４の両方が所定期間継続的にＨレベルを維持したとき、すなわち、信号Ｍ＿Ｄのレベルが所定期間継続的にＶｒｅｆ１およびＶｒｅｆ４間のレベルを維持したとき、ステートカウンタ２５にアップ指示を送り、ステートＧＳを１だけ上げる。

デジタル比較器２１および２２と、アップ判定部２３は、第１デジタル信号Ｍ＿Ｄの値が所定期間継続的に第２レベルＶｒｅｆ４からＶｒｅｆ１までの範囲に入ることを検出し、ステートカウンタ２５に、そのステートＧＳをゲインの１段高いステートに移行させるアップ回路を構成する。つまり、アップ回路は、受け取った音信号の正と負のピーク値が、それぞれ、継続的に、現在のステートＧＳで規定される正と負の参照値（正：Ｖｒｅｆ１／ＡＧ（ＧＳ）、負：Ｖｒｅｆ４／ＡＧ（ＧＳ））に届かないとき、アンプ１１のゲインＡＧを１段階高いゲインに切り換える。ただし、ステートカウンタ２５におけるステートＧＳの最大値は７であり、それより大きいステートへはアップできない。

ダウン判定部２４は、信号ＣＳ２またはＣＳ３の何れかがＨレベルになったとき、ダウン指示をステートカウンタ２５に送り、ステートＧＳを１だけ下げる。このダウン判定部２４と、上述したアナログ比較器１３および１４は、第２アナログ信号Ｍ＿Ａの電圧が第１レベルＶｒｅｆ３からＶｒｅｆ２までの範囲を超えることを検出し、ステートカウンタ２５に、そのステートＧＳをゲインの１段低いステートに移行させるダウン回路を構成している。ダウン判定部２４は、アナログ比較器１３および１４の出力に応じてステートＧＳを直ちに変える低遅延のデジタル回路である。つまり、ダウン回路は、受け取った音信号の正と負のピーク値の何れかが、現在のステートＧＳで規定される正と負の参照値（正：Ｖｒｅｆ２／ＡＧ（ＧＳ）、負：Ｖｒｅｆ３／ＡＧ（ＧＳ））の範囲から外れた瞬間に、アンプ１１のゲインＡＧを１段階低いゲインに切り換える。ただし、ステートカウンタ２５におけるステートＧＳの最小値は０であり、それより小さいステートへはダウンできない。

ゲインメモリ２６は、ステートカウンタ２５に記憶された現在のステートＧＳに対応したゲイン値ＤＧ（ＧＳ）を、ＡＤＣ１２における信号遅延に相当する時間、遅らせたタイミングで復元回路２７に供給するメモリである。復元回路２７は、デジタル信号ＭＬ＿ＤをゲインＤＧ（ＧＳ）で増幅し、信号Ｏ＿Ｄ（第２デジタル信号）として出力する。

ステートＧＳにより指定される各ステートのアンプ１１のゲインには、本来的に、抵抗等のアナログ素子のばらつきに起因するばらつきがある。本実施形態において、ゲインメモリ２６には、アンプ１１のゲイン設計値と実際のゲインとの誤差に起因して信号Ｏ＿Ｄに発生するゲイン誤差を補正するための対策が講じられている。

ここで、ステートに応じたアンプ１１のゲインの設計値Ｇと、実際のアンプ１１のアナログゲインとの間に誤差ΔＧが発生し、アナログゲインがＧ＋ΔＧになるものとする。この場合、復元回路２７で、誤差を考慮せず、ゲイン１／Ｇで信号Ｍ＿Ｄをデジタル増幅すると、トータルのゲインＯ＿Ｄ／Ｉ＿Ａは（Ｇ＋ΔＧ）／Ｇとなる。誤差ΔＧは、アンプ毎、ステート毎に異なり、その符号も正の場合と負の場合がある。このため、ステートが切り換わる毎にトータルゲインが変化し、かつ、切り換えの時点で信号Ｏ＿Ｄが階段状に歪むノイズが発生する。そこで、本実施形態では、Ａ／Ｄ変換デバイス１の製造時に、メーカーが各ステートＳＧのアンプ１１のアナログゲインＡＧ（ＧＳ）を測定し、このアナログゲインに基づいて各ステートＧＳのゲインＤＧ（ＧＳ）を算出し、それら複数ステートのゲインＤＧ（ＧＳ）を含むゲインテーブルをゲインメモリ２６に書き込む。

図２はゲインテーブルを説明する図である。図２に示すように、ゲインテーブルには、測定されたアナログゲインＡＧ（ＧＳ）から算出された復元回路２７の各ステートＧＳのゲインＤＧ（ＧＳ）＝ＢＧ－ＡＧ（ＧＳ）が記憶されている。ここで、ＢＧは基本となるベースゲインであり、後段における信号処理に都合が良いようにメーカーが任意に決めてよい。図２において、アナログゲインＡＧ（ＧＳ）が約６０ｄＢ等と記載されているのは、上述したように、アンプ１１のアナログゲインにはばらつきがあるからである。

図２に示す例では、ゲインＡＧ（ＧＳ）が１０ｄＢ刻みになっているが、これは設計の一例にすぎない。ゲインＡＧ（ＧＳ）は、他の刻み幅で設計してもよいし、さらに刻み幅を途中で変えてもよい。

また、図２に示す例では、ステートＧＳが大きいほど、ゲインＡＧ（ＧＳ）が大きくなっているが、逆に、ステートＧＳが大きいほど、ゲインＡＧ（ＧＳ）が小さくなるようにしてもよい。その場合には、図１においてアップ指示とダウン指示が逆になる。

また、ユーザからの指示や設定に応じて、ステートＧＳの変化範囲を制限してもよい（図２の例ではＧＳ＝０からＧＳ＝５までの範囲）。例えば、高いゲインの必要ない信号（ラインレベルの信号）がＡ／Ｄ変換デバイス１に入力されることが分かっている場合、ステートＧＳの変化範囲に上限を設定すれば、不要なゲイン切換を減らせる。この制限の詳細は、図６に関連して後述する。

アンプ１１のゲイン切換時には、アンプ１１のアナログゲインの誤差に起因したノイズの他、過渡的なノイズが発生する。そこで、本実施形態において、ゲインメモリ２６は、ステートＧＳが切り換わったとき、その切換タイミングを示す信号ｇｃを復元回路２７に送る。復調回路２７は、ゲインＤＧ（ＧＳ）で信号Ｍ＿Ｄを増幅するとともに、その増幅された信号Ｍ＿Ｄ’に含まれるその過渡的なノイズを、信号ｇｃに応じたタイミングで、低減する演算を行う。復元回路２７は、信号Ｍ＿Ｄにゲイン切り換えに起因した過渡的なノイズが現れる期間、より具体的には、信号ｇｃの出力タイミングから所定時間以内の期間内の、増幅された信号Ｍ＿Ｄ’のサンプルを当該期間の前後の信号Ｍ＿Ｄ’に基づいて算出した補間サンプルに置き換えて、デバイス１の出力する信号Ｏ＿Ｄを得る。これにより、アンプ１１のゲイン切換に起因してこの信号Ｏ＿Ｄに発生する過渡的なノイズを低減できる。このノイズ低減は、この置換法に限らず、過渡ノイズの特徴に応じたノイズ低減フィルタで行ってもよい。例えば、信号Ｍ＿Ｄ’の一連のサンプルのうち、過渡的なノイズが含まれる期間のそのノイズのサンプルを、当該期間以前のサンプルから予測して、その予測されたノイズを除去してもよい。

次に本実施形態の動作および効果について説明する。本実施形態において、高速性が要求されるアンプ１１のゲインダウン判定のための第１レベルとの比較は、Ａ／Ｄ変換前の第２アナログ信号Ｍ＿Ａを用いて行われる。音信号が第１レベルが規定する範囲を超えると、高速にゲインダウンを判定し、ＡＤＣ１２において音信号のクリップが発生するのを防止できる。

一方、高速性が要求されないアンプ１１のゲインアップ判定のための第２レベルとの比較は、Ａ／Ｄ変換後の信号Ｍ＿Ｄを用いたデジタル比較により行われる。このデジタル比較は、既存のＦＰＧＡ等のデジタル処理回路のほんの一部を用いて実現され、その一方で、Ａ／Ｄ変換デバイス１に設けるアナログ比較器および第２レベルを発生するアナログ回路が削減されるので、全体として、低コスト化、低消費電力化を実現できる。

また、本実施形態では、音信号（信号Ｍ＿Ｄ）が、所定期間継続的に、第２レベルの範囲に入ることを検出したとき、ステートＧＳをゲインの１段高いステートに移行させる。音信号（信号Ｍ＿Ｄ）が短期間小さくなってもアンプ１１のゲインをアップせず、ゲイン切換が頻発するのを防止できる。

また、本実施形態によれば、複数のステートのアンプ１１のゲインの計測値に応じた複数のゲインＤＧ（ＧＳ）をゲインメモリ２６が記憶し、復元回路２７は、ゲインメモリ２６における現在のステートＧＳに応じたゲインＤＧ（ＧＳ）で信号Ｍ＿Ｄを増幅し、信号Ｏ＿Ｄとして出力する。このため、Ａ／Ｄ変換デバイス１でステートが切り換わっても、デバイス１全体での音信号のゲイン（つまり、信号Ｏ＿Ｄ／信号Ｉ＿Ａ）は変化しない。

また、本実施形態において、復元回路２７は、ゲインＤＧ（ＧＳ）で増幅された信号Ｍ＿Ｄの一連のサンプルの過渡的なノイズを低減するので、アンプ１１のゲインが切り換わっても、出力される信号Ｏ＿Ｄには過渡的なノイズが殆ど含まれない。

＜応用例＞
図３は上述したのと同じＡ／Ｄ変換デバイスを含む音処理装置１００の構成例を示すブロック図である。この音処理装置１００は、例えばデジタルミキサ、信号処理エンジン、オーディオ装置、電子楽器、エフェクタ、ＰＣ、スマートフォン、タブレット端末等である。アナログの音信号を受け取り、デジタル信号に変換して処理するあらゆる装置が音処理装置１００となり得る。

図３に示すように、音処理装置１００は、制御部１１０と、ＵＩ部１２０と、記憶部１３０と、Ａ／Ｄ変換デバイス１４０と、信号処理部１５０と、ＤＡＣ（Digital Analog Converter）１６０と、これらの各要素を相互に接続するバス１７０とを含む。

制御部１１０は、音処理装置１００全体を制御する制御回路であり、例えば、１乃至複数のＣＰＵにより構成される。ＵＩ部１２０は、ユーザの操作をに応じて、その操作情報を制御部１１０に供給する操作部と、制御部１１０からの情報を、ユーザに視覚的に提供する表示部等とを有する。記憶部１３０は、制御部１１０により実行されるプログラムや制御部１１０により使用される制御情報等を記憶する。Ａ／Ｄ変換デバイス１４０は、図１のデバイス１と同じ回路であり、アナログの音信号Ｉ＿Ａをデジタルの音信号Ｏ＿Ｄに変換する。図１。信号処理部１５０は、Ａ／Ｄ変換デバイス１４０から出力される音信号Ｏ＿Ｄに対し、制御部１１０から指示された信号処理を施して、処理された音信号をＤＡＣ１６０に出力する。ＤＡＣ１６０は、信号処理部１５０から出力されるデジタルの音信号をアナログの音信号に変換して音処理装置１００の外部のパワードスピーカなどの放音装置に出力する。

この応用例のＡ／Ｄ変換デバイス１４０は、参照レベルＶｒｅｆ１からＶｒｅｆ４の値を記憶する４つのレジスタＲ１からＲ４と、ステートＧＳの変化範囲の上限値を記憶するレジスタＵＬ（それぞれ図示せず）とを備えている。レジスタＲ１およびＲ４の設定値は、Ｖｒｅｆ１およびＶｒｅｆ４として、図１のデジタル比較器２１および２２に供給される。レジスタＲ２およびＲ３の設定値は、図示しないＤ／Ａ変換器でアナログ電圧Ｖｒｅｆ２およびＶｒｅｆ３に変換され、アナログ比較器１３および１４に供給される。レジスタＵＬの設定値は、デバイス１においてステートＧＳが変化する範囲を制限する。

図４～図６は、本応用例において制御部１１０により実行されるプログラムの処理内容を示すフローチャートである。音処理装置１００の電源が投入されると、制御部１１０は、図４のフローチャートに示されたメインルーチンを記憶部１３０から読み出して実行する。

まず、制御部１１０は、初期設定を実行する（Ｓ１０１）。この初期設定において、制御部１１０は、図２のＦＰＧＡ２０として機能させるプログラムを記憶部１３０から読み出し、Ａ／Ｄ変換デバイス１４０のＦＰＧＡに書き込む。

次に制御部１１０は、音処理装置１００において発生する種々のイベントの検出し（Ｓ１０２）、それらイベントの有無の判断（Ｓ１０３）をする。

Ｓ１０３において何のイベントもない場合は、制御部１１０は、イベントの検出（Ｓ１０２）およびイベントの有無の判断（Ｓ１０３）を繰り返す。

一方、Ｓ１０３において何らかのイベントがある場合は、制御部１１０は、その検出したイベントに対応したイベント処理を実行し（Ｓ１０４）、その後、イベントの検出（Ｓ１０２）およびイベントの有無の判断（Ｓ１０３）を繰り返す。

図５は、ユーザがＶｒｅｆ１からＶｒｅｆ４のうちの何れか１の参照レベルの値を変更する操作を行った旨の操作イベントが検出された場合に、Ｓ１０４において実行されるイベント処理のフローチャートである。このイベント処理では、レジスタＲ１からＲ４のうちの指定された参照レベルに対応するレジスタを、その操作に応じた値に設定する。これにより、図１のＶｒｅｆ１からＶｒｅｆ４のうちの、設定されたレジスタに対応する参照レベルが、その設定された値に応じたレベルに変更される。

図６は、ユーザがステートＧＳの変化範囲を設定する操作を行った旨の操作イベントが検出された場合に、Ｓ１０４において実行されるイベント処理のフローチャートである。このイベント処理では、ＵＩ部１２０の操作によりユーザが指定したステートの変化範囲の上限（図２の例では５）を、Ａ／Ｄ変換デバイス１４０のレジスタＵＬに設定する。レジスタＵＬが設定された場合、レジスタＵＬの示す上限値がステートカウンタ２５におけるステートＧＳの最大値となる。現在のステートＧＳがＵＬの示す上限値に達すると、さらにアップ指示を受け取ったとしても、ステートカウンタ２５はステートＧＳをアップしない。

＜第２実施形態＞
第１実施形態のＡ／Ｄ変換デバイスでは、アップ回路の役割をＦＰＧＡ２０が担っていたが、アップ回路は高速性を要求されないので、第２実施形態では、その役割を図３の制御部１１０に担わせる。

第２実施形態のＡ／Ｄ変換デバイスの構成は、基本的には図２と同じだが、ＦＰＧＡ２０がアップ回路（比較器２１および２２とアップ判定部２３）を備えず、制御部１１０が、図７に示すプログラムを記憶部１３０から読み出して実行することで、アップ回路の役割を担う。また、このＡ／Ｄ変換デバイスは、レジスタＲ１、Ｒ４、ＵＬを省略でき、レジスタＲ２およびＲ３と、制御部１１０に信号Ｍ＿Ｄの最大値と最小値を渡すためのレジスタＲｍａｘおよびＲｍｉｎと、制御部１１０からアップ信号を受け取るためのレジスタＳとを備える。

図７は、定期的に発生するタイマの割込イベントが検出された場合に、Ｓ１０４において実行される割込処理のフローチャートである。この割込処理において、制御部１１０は、まず、前回の割込処理から今回の割込処理までの間に発生した信号Ｍ＿Ｄのｍａｘ値とｍｉｎ値を、Ａ／Ｄ変換デバイス１４０のレジスタＲｍａｘとＲｍｉｎから取得する（Ｓ４０１）。

次に制御部１１０は、参照レベルＶｒｅｆ１がｍａｘ値より大きいか否かを判断し（Ｓ４０２）、この判断結果が「ＮＯ」である場合はイベント処理ルーチンを終了する。Ｓ４０２の判断結果が「ＹＥＳ」である場合、制御部１１０はｍｉｎ値が参照レベルＶｒｅｆ４より大きいか否かを判断し、この判断結果が「ＮＯ」である場合はイベント処理ルーチンを終了する。Ｓ４０３の判断結果が「ＹＥＳ」である場合、制御部１１０は所定期間継続してＳ４０２およびＳ４０３の判断結果が「ＹＥＳ」となったか否かを判断し、この判断結果が「ＮＯ」である場合はイベント処理ルーチンを終了する。継続期間は、例えば、計測用カウンタを設け、前回の割込処理と今回の割込処理で、Ｓ４０３の判断が共に「ＹＥＳ」のときそのカウンタをインクリメントし、前回が「ＮＯ」で今回が「ＹＥＳ」のときそのカウンタを１にリセットして、そのカウント値として計測できる。そして、そのカウント値が所定値に達したとき、所定期間継続したと判定できる。

Ｓ４０４の判断結果が「ＹＥＳ」である場合、すなわち、信号Ｍ＿ＤがレベルＶｒｅｆ４およびＶｒｅｆ１間のレベルを所定期間維持した場合、制御部１１０は、レジスタＳにアップ指示を書き込み（Ｓ４０５）、イベント処理ルーチンを終了する。レジスタＳへのアップ指示に応じて、Ａ／Ｄ変換デバイスのステートカウンタ２５は、ステートＧＳを、ゲインの１段高いステートに変更する。ただし、Ｓ４０１のｍａｘ値とｍｉｎ値の読み出しから、Ｓ４０５のアップ指示までの期間に、ダウン回路によるダウン指示があった場合は、ステートカウンタ２５は、そのアップ指示を無視し、ステートＧＳを変更しない。

このように本実施形態では、制御部１１０がプログラムを実行することにより上記第1実施形態のデジタル比較器２１および２２とアップ判定部２３の機能が実現される。

本実施形態においても上記第１実施形態と同様な効果が得られる。また、本実施形態では、制御部１１０が、アップ判定を行うため、アップ判定における参照レベルや所定時間などの条件を動的に変更しやすいという利点がある。

以上、この発明の第１および第２実施形態について説明したが、この発明には他にも実施形態があり得る。例えば次の通りである。

（１）４つの参照レベルのうち、Ｖｒｅｆ２とＶｒｅｆ３を絶対値が同じで極性が逆のレベルとしてもよい。同様に、Ｖｒｅｆ１とＶｒｅｆ４を絶対値が同じで極性が逆のレベルとしてもよい。これにより、４つのレジスタＲ１からＲ４を２つのレジスタ（例えば、Ｒ１、Ｒ２）に減らせる。

（２）上記第１実施形態では、信号Ｍ＿Ａとの第１レベルとの比較によりゲインを１ステート低下させる制御を行ったが、信号Ｍ＿Ａの代わりに信号Ｍ＿Ａを全波整流した信号を第１レベルと比較してもよい。また、上記第１実施形態では、信号Ｍ＿Ｄと第２レベルとの比較によりゲインを１ステート上昇させる制御を行ったが、信号Ｍ＿Ｄの代わりに信号Ｍ＿Ｄを全波整流した信号を第２レベルと比較してもよい。これらの場合、前者の比較に用いるアナログ比較器、後者の比較に用いるデジタル比較器の個数を半分にすることができるが、アナログ比較器における負側の応答時間は正側よりも長くなる。

１，１４０……Ａ／Ｄ変換デバイス、１１……アンプ、１２……ＡＤＣ、１３，１４……アナログ比較器、２０……ＦＰＧＡ、２１，２２……デジタル比較器、２３……アップ判定部、２４……ダウン判定部、２５……ステートカウンタ、２６……ゲインメモリ、２７……復元回路、１００……音処理装置、１１０……制御部、１２０……ＵＩ部、１３０……記憶部、１４０……Ａ／Ｄ変換デバイス、１５０……信号処理部、１６０……ＤＡＣ、１７０……バス。

Claims

ステートに応じたゲインで第１アナログ信号をアナログ増幅し、第２アナログ信号として出力するアンプと、
前記第２アナログ信号をデジタル信号に変換して、第１デジタル信号として出力する変換器と、
前記第２アナログ信号が、第１レベルが規定する範囲を超えることを検出し、前記ステートをゲインの１段低いステートに移行させるダウン回路と、
前記第１デジタル信号が、所定期間継続的に、前記第１レベルより絶対値が小さい第２レベルが規定する範囲に入ることを検出し、前記ステートをゲインの１段高いステートに移行させるアップ回路と
を含むＡ／Ｄ変換デバイス。
前記ダウン回路は、前記第２アナログ信号と前記第１レベルとを比較するアナログ比較器を含む請求項１に記載のＡ／Ｄ変換デバイス。
前記ダウン回路は、前記アナログ比較器と、前記アナログ比較器の出力に応じて前記ステートを変える低遅延のデジタル回路とで構成される請求項２に記載のＡ／Ｄ変換デバイス。
前記アンプの前記ゲインに応じたゲインで前記第１デジタル信号をデジタル増幅し、第２デジタル信号として出力する復元回路を含む請求項１に記載のＡ／Ｄ変換デバイス。
各ステート毎に、前記アンプのアナログゲインに応じたゲイン値を記憶するメモリを備え、
前記復元回路は、前記メモリにおける前記ステートに応じたゲイン値に応じたゲインで、前記第１デジタル信号を増幅し、前記第２デジタル信号として出力する請求項４に記載のＡ／Ｄ変換デバイス。
前記復元回路は、前記第２デジタル信号における、前記ステートの移行タイミングに発生した前記第１デジタル信号の過渡的なノイズの影響を低減する請求項４に記載のＡ／Ｄ変換デバイス。
前記復元回路は、前記第１デジタル信号の一連のサンプルのうち、前記過渡的なノイズが含まれるサンプルを補間サンプルに置き替えて、前記第２デジタル信号における前記ノイズの影響を低減する請求項６に記載のＡ／Ｄ変換デバイス。
前記復元回路は、前記過渡的なノイズを、ノイズ低減フィルタにより低減する請求項６に記載のＡ／Ｄ変換デバイス。
ステートに応じたゲインで第１アナログ信号をアナログ増幅し、第２アナログ信号として出力するアンプと、前記第２アナログ信号をデジタル信号に変換して、第１デジタル信号として出力する変換器とを含むＡ／Ｄ変換デバイスを制御する方法であって、
前記第２アナログ信号が第１レベルが規定する範囲を超えることを検出するとすぐ、前記ステートをゲインの１段低いステートに移行させ、
前記第１デジタル信号が所定期間継続的に前記第１レベルよりも絶対値が小さい第２レベルが規定する範囲に入ることを検出したとき、前記ステートをゲインの１段高いステートに移行させるＡ／Ｄ変換デバイスの制御方法。