JP2015115680A - 信号処理装置、信号処理方法、並びにプログラム - Google Patents

Abstract

【課題】適切なレベルで信号が処理されるようにする。
【解決手段】取得された信号をアナログで処理するアナログ部と、アナログ部で処理された信号をデジタルで処理するデジタル部とを備え、アナログ部は、離散的に利得を調整する調整部を備え、デジタル部は、アナログ部での離散的な利得の調整を補償するデジタルステップ補償部を備える。またデジタルステップ補償部は、アナログ部で利得が急峻に変換する過渡的なステップに応答し、過渡応答の逆特性で補償する。本技術は、ＡＧＣ（Automatic Gain Control）システムに適用できる。
【選択図】図７

Description

本技術は、信号処理装置、信号処理方法、並びにプログラムに関する。詳しくは、低電力化、小型化を実現するのに適した信号処理装置、信号処理方法、並びにプログラムに関する。

テレビジョン受像機においては、大画面化により、消費電力の増大が懸念され、消費電力の低減が望まれている。一方で、テレビジョン受像機が小型化され、携帯できる大きさにされた商品も普及しつつある。小型化されたテレビジョン受像機は、例えば携帯電話機などの他の装置に組み込まれたりするため、さらなる小型化や低消費電力化が望まれている。

特許文献１では、テレビジョン受像機のチューナに含まれるＡＧＣ（Automatic Gain Control）システムを離散的な制御とすることで、消費電力の低減や、回路の小型化を提案している。

US-A1-20120225631号公報

ＡＧＣシステムを離散的に制御すると、消費電力の低減や、回路の小型化が実現できるが、離散的に利得が変化するため、利得が変化したときの信号出力の過渡応答が急峻になってしまう可能性があった。このような急峻な応答が起こると、復調処理を正常に行うことができず、復調性能が劣化してしまう可能性があった。

ＡＧＣシステムの消費電力を低減し、回路を小型化し、復調性能に影響を及ぼさないようにすることが望まれている。

本技術は、このような状況に鑑みてなされたものであり、消費電力を低減し、回路を小型化し、復調性能に影響を及ぼさないようにすることができるようにするものである。

本技術の一側面の信号処理装置は、取得された信号をアナログで処理するアナログ部と、前記アナログ部で処理された信号をデジタルで処理するデジタル部とを備え、前記アナログ部は、離散的に利得を調整する調整部を備え、前記デジタル部は、前記アナログ部での離散的な利得の調整を補償するデジタルステップ補償部を備える。

前記デジタルステップ補償部は、前記アナログ部で利得が急峻に変換する過渡的なステップに応答し、前記過渡応答の逆特性で補償するようにすることができる。

前記デジタルステップ補償部は、前記調整部で調整される利得の幅よりも小さい幅での利得の調整を行うようにすることができる。

前記調整部と前記デジタルステップ補償部の利得を制御する利得制御部と、前記信号の信号レベルを検波し、所定の閾値との比較結果を出力するオーバーロードデテクタ部とをさらに備え、前記利得制御部は、前記オーバーロードデテクタ部からの前記比較結果に基づき、前記利得を制御するようにすることができる。

前記オーバーロードデテクタ部は、第１の閾値と、前記第１の閾値よりも大きい値である第２の閾値を有し、前記利得制御部は、前記比較結果が、前記信号レベルが第１の閾値より大きく、第２の閾値よりも小さい場合、その時点で設定されている前記利得を維持する制御を行うようにすることができる。

前記オーバーロードデテクタ部は、前記調整部からの信号の信号レベルを検波し、前記利得制御部は、前記調整部の利得を制御するようにすることができる。

前記利得制御部は、ヒステリシスを有するようにすることができる。

前記利得制御部は、前記アナログ部で必要とされる利得が上がったときと下がったときとでは、異なる制御を行うようにすることができる。

前記利得制御部は、ＬＵＴ（Look-Up-Table）を備え、前記アナログ部での離散的な利得のばらつきを、前記ＬＵＴを参照して補正するようにすることができる。

前記ＬＵＴは、テスト信号を入力したときに前記利得制御部で測定される値を格納することで作成されるようにすることができる。

前記調整部は、ＬＮＡ（Low Noise Amplifier）と可変アッテネータから構成されるようにすることができる。

前記可変アッテネータは、複数備えられ、前記利得制御部は、前記ＬＮＡ、前記複数の可変アッテネータのそれぞれの利得を制御するようにすることができる。

前記ＬＮＡは、２値、またはそれ以上の階調で離散的に利得を設定するようにすることができる。

前記可変アッテネータは、離散的に利得を設定し、その幅は、一定またはステップ毎に異なる幅であるようにすることができる。

前記利得制御部は、前記アナログ部で必要とされる利得を上げる場合、前記可変アッテネータの利得を下げた後、前記ＬＮＡの利得を上げ、前記アナログ部で必要とされる利得を下げる場合、前記ＬＮＡの利得を下げた後、前記可変アッテネータの利得を上げるようにすることができる。

本技術の一側面の信号処理方法は、取得された信号をアナログで処理するアナログ部と、前記アナログ部で処理された信号をデジタルで処理するデジタル部とを備える信号処理装置の信号処理方法であり、前記アナログ部において、離散的に利得を調整し、前記デジタル部において、前記アナログ部での離散的な利得の調整を補償するデジタルステップ補償を行う。

本技術の一側面のプログラムは、取得された信号をアナログで処理するアナログ部と、前記アナログ部で処理された信号をデジタルで処理するデジタル部とを備える信号処理装置を制御するコンピュータに、前記アナログ部において、離散的に利得を調整し、前記デジタル部において、前記アナログ部での離散的な利得の調整を補償するデジタルステップ補償を行う処理をコンピュータに実行させる。

本技術の一側面の信号処理装置、信号処理方法、並びにプログラムにおいては、信号が取得され、アナログで処理された後、デジタルで処理される。アナログ処理には、離散的に利得が調整され、デジタル処理は、アナログでの離散的な利得の調整を補償する処理が行われる。

本技術の一側面によれば、消費電力を低減し、回路を小型化し、復調性能に影響を及ぼさないようにすることができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

ＡＧＣシステムの一例を示す図である。 ＰＷＭフィルタについて説明するための図である。 連続的にゲインを制御するときの過渡応答について説明するための図である。 オーバーロードデテクタ部の構成を示す図である。 本技術を適用したＡＧＣシステムの一実施の形態の構成を示す図である。 離散的にゲインを制御するときの過渡応答について説明するための図である。 本技術を適用したＡＧＣシステムの一実施の形態の他の構成を示す図である。 離散的にゲインを制御するときの過渡応答について説明するための図である。 本技術を適用したＡＧＣシステムの一実施の形態の他の構成を示す図である。 オーバーロードデテクタ部の構成を示す図である。 ＡＧＣ部の構成について説明するための図である。 ヒステリシスについて説明するための図である。 ＡＧＣ部の構成について説明するための図である。 ＡＧＣ部の構成について説明するための図である。 ＡＧＣ部の構成について説明するための図である。 デジタルステップ補償部の構成について説明するための図である。 利得ステップ幅について説明するための図である。 SCALE信号について説明するための図である。 AGCシステムの他の構成について説明するための図である。 調整パターンの一例を示す図である。 調整パターンの一例を示す図である。 調整パターンの一例を示す図である。 調整パターンの一例を示す図である。 記録媒体について説明するための図である。

以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は、以下の順序で行う。
１．連続的に制御するＡＧＣシステムの構成
２．離散的に制御するＡＧＣシステムの構成
３．オーバーロードデテクタの構成
４．離散的に制御するＡＧＣシステムの他の構成
５．オーバーロードデテクタの構成
６．ヒステリシスを用いた制御
７．不均一ステップ幅の補正
８．ＬＮＡの制御
９．記録媒体について

＜連続的に制御するＡＧＣシステムの構成＞
本技術は、テレビジョン受像機に適用できるため、テレビジョン受像機を例に挙げて説明する。またテレビジョン受像機を構成するチューナ部に適用できるため、さらにそのチューナ部に含まれるＡＧＣ（Automatic Gain Control）システムに適用できるため、以下の説明においては、ＡＧＣシステムを例に挙げて説明する。

なおここでは、テレビジョン受像機に含まれるＡＧＣシステムを例に挙げて説明を行うが、本技術を適用したＡＧＣシステムは、テレビジョン受像機以外の装置にも適用でき、所定の信号を処理する信号処理装置などに適用できる。

ＡＧＣシステムにおいては、アナログ部で連続的に利得調整を行うシステムと、離散的に利得調整を行うシステムとが提案されている。本技術は、離散的に利得調整を行うＡＧＣシステムに適用できるが、比較のため、連続的に利得調整を行うＡＧＣシステムについて説明し、その後、本技術を適用した離散的に利得調整を行うＡＧＣシステムについて説明する。

図１は、アナログ部で連続的に利得調整を行うＡＧＣシステムの一例の構成を示す図である。図１に示したＡＧＣシステム１０は、アンテナ１１、 ＬＮＡ（Low Noise Amplifier）１２、RF（Radio Frequency）フィルタ１３、ゲイン可変アンプ１４、周波数変換部１５、IF（Intermediate Frequency）フィルタ１６、ADC（Analog to Digital Converter）部１７、デシメーションフィルタ１８、隣接チャネルフィルタ１９、デジタルゲイン可変アンプ２０、オーバーロードデテクタ部２１、ＡＧＣ部２２、およびPWM（Pulse Width Modulation）フィルタ２３から構成されている。

アンテナ１１は、搬送波で変調された放送信号を受信するために設けられ、その大きさ、形状、向きなどは受信する信号の周波数や設置される場所などにより最適化されている。アンテナ１１により受信された信号は、ＬＮＡ１２に供給される。ＬＮＡ１２は、入力された信号を増幅する低雑音増幅部であり、システムの初段に設けることで、信号対雑音比(SNR)を向上することが可能になる。IC外のディスクリート部品で構成されることもある。その制御（ON/OFF）は、一般的に外部からの制御信号に依存する。

RFフィルタ１３は、Radio Frequency(高周波)帯域を受信するときに、信号品質劣化につながる妨害波を抑圧する目的で用いられる。ゲイン可変アンプ１４は、受信信号レベルを可変するための増幅器であり、与えられた制御信号によって利得が変わり、ノイズや歪み特性を変化させる。

周波数変換部１５は、搬送波で変調されている放送波信号を、ＡＤＣ部１７の周波数帯域までダウンコンバートするために用いられる。IFフィルタ１６は、受信信号に近い周波数帯の妨害波を抑圧する目的で用いられる。ＡＤＣ部１７は、受信信号をアナログ信号からデジタル信号に変換するために用いられる。

デシメーションフィルタ１８は、サンプリング周波数を必要最小限の周波数に下げるための処理を行う。その処理が、間引き（デシメーション）処理であり、その折り返しの周波数成分を除去するために用いられるデジタルローパスフィルタが、デシメーションフィルタと称されるため、ここでは、デシメーションフィルタ１８と記述する。

隣接チャネルフィルタ１９は、隣接する周波数帯の妨害波を抑圧するためのデジタルバンドパスフィルタである。隣接チャネルフィルタ１９は、一般的に、受信帯域だけを通過させる急峻な周波数特性を有する。

デジタルゲイン可変アンプ２０は、サンプリング後の受信信号レベルを可変するためのデジタル増幅器である。デジタルゲイン可変アンプ２０は、一般的に、線形回路であり、利得でSNRや歪み特性が変化しないように設計されている。

オーバーロードデテクタ部２１は、受信信号の品質を劣化させる妨害波を検波する。検波する妨害波信号レベルは、受信信号よりも十分大きいため、受信信号で検波されることはないように構成されている。

ＡＧＣ部２２は、システム後段の復調部（不図示）等で設定されている閾値と、その復調部に入力される信号レベルの差分情報、オーバーロードデテクタ部２１からの出力情報を基にアナログ部とデジタル部の各部の利得を制御する。

アナログ部は、図１中、ＡＤＣ部１７のところに示した点線より左側に位置する部分であり、デジタル部は、点線より右側に位置する部分である。すなわちアナログ部には、ＬＮＡ１２、RFフィルタ１３、ゲイン可変アンプ１４、周波数変換部１５、IFフィルタ１６、オーバーロードデテクタ部２１、およびPWMフィルタ２３が含まれ、デジタル部には、デシメーションフィルタ１８、隣接チャネルフィルタ１９、デジタルゲイン可変アンプ２０、およびＡＧＣ部２２が含まれる。

PWMフィルタ２３は、ＡＧＣ部２２から出力されるアナログのゲイン可変アンプ１４を制御するためのPWM信号を平滑化するためのローパスフィルタである。

図１に示したような構成を有するＡＧＣシステム１０において、アナログ部やデジタル部の利得は、ＡＧＣ部２２によって、適切に制御される。妨害波信号がない時は、図示していない後段の復調部からのフィードバック信号、もしくはデジタルゲイン可変アンプ２０の出力レベルを基に制御され、妨害波信号が存在するときは、オーバーロードデテクタ部２１からの検波出力が、さらにＡＧＣループに組み込まれることで制御される。

ＡＧＣシステム１０では、アナログへの制御出力となるPWM信号が、図２に示すような抵抗４１とコンデンサ４２から構成されるPWMフィルタ２３（ローパスフィルタ）によって平滑化され、アナログ部のゲイン可変アンプ１４は、PWMフィルタ２３によって平滑化されたDC電圧によって制御される。

このような連続的に変換し、アナログ的に制御信号が変わるＡＧＣシステム１０は、一般的にContinuous ＡＧＣ Systemなどと称される。ここでは、連続的に制御するＡＧＣシステムと記述する。

連続的に制御するＡＧＣシステムにおいては、図３に示すように、アナログで連続的な利得調整が可能であるため、利得が変化したときの信号出力の過渡応答も連続的に変化する。図３Ａは、アンテナ入力における信号レベルの過渡応答を示すグラフであり、横軸が時間、縦軸が信号レベルをそれぞれ表す。図３Ｂは、ゲイン可変アンプ１４における利得変化の過渡応答を示す図であり、横軸が時間、縦軸がゲインをそれぞれ表す。

図３Ａに示すように時間ｔ１から時間ｔ２にかけて、入力される信号レベルが連続的に増大した場合、図３Ｂに示すように、その信号レベルの増大に合わせて、ゲイン可変アンプ１４のゲインは、減少する。その結果、図３Ｃに示すように、後段の復調部に入力される信号（デジタルゲイン可変アンプ２０からの出力）は、ほぼ一定値に保つことが可能となる。

よって、図１に示したＡＧＣシステム１０においては、受信信号レベルの変化に対して連続的に利得を調整できるので、受信環境が極端に変わらない条件では、後段の復調部の入力の信号レベルは、ほぼ一定になる。

ここで、オーバーロードデテクタ部２１について説明を加える。図４Ａは、オーバーロードデテクタ部２１の構成を示す図である。オーバーロードデテクタ部２１は、コンパレータ５１を含み、図４Ｂに示すように、設定されている閾値と入力信号レベルを比較し、検波信号を出力する。オーバーロードデテクタ部２１は、閾値よりも入力信号レベルが小さい場合、ＡＧＣ部２２に通常の制御を行うように指示し、閾値よりも入力信号レベルが大きい場合、ＡＧＣ部２２に減衰量を拡大するように指示を出す。

このような連続的な制御を行うＡＧＣシステム１０においては、DAC、LPF、バイアス回路などのアナログコンポーネントが、ループ制御のために必要であり、それらにより、回路規模が増大し、消費電力が増加してしまう傾向にある。またＡＧＣループが不安定になるのを避けるために、DC電圧に依存する単調増減性をゲイン可変アンプの設計で保証する必要もある。

このようなことを考慮した、離散的に制御を行うＡＧＣシステムについて説明する。

＜離散的に制御するＡＧＣシステムの構成＞
図５は、離散的に制御を行うＡＧＣシステムの一実施の形態の構成を示す図である。図５に示したＡＧＣシステム１００と、図１に示したＡＧＣシステム１０とで、同様の部分には同様の符号を付し、その説明を省略する。

図５に示したＡＧＣシステム１００は、アンテナ１１、 ＬＮＡ１２、RFフィルタ１３、ゲイン可変アンプ１０１、周波数変換部１５、IFフィルタ１６、ＡＤＣ部１７、デシメーションフィルタ１８、隣接チャネルフィルタ１９、デジタルゲイン可変アンプ２０、オーバーロードデテクタ部１０２、およびＡＧＣ部１０３から構成されている。

離散的に制御を行うＡＧＣシステム１００においては、ゲイン可変アンプ１０１が、離散的にゲインを可変する。ゲイン可変アンプ１０１が、離散的な処理を行うことで、PWMフィルタ２３（図１）を備えない構成とすることができる。ＡＧＣシステム１００においては、PWMフィルタ２３を削除した構成とすることができるため、回路規模を縮小し、消費電力を低減させることが可能となる。

また離散的に制御を行うゲイン可変アンプ１０１からの信号によりＡＧＣ部１０３に指示を出すオーバーロードデテクタ部１０２も、図１に示したＡＧＣシステム１０のオーバーロードデテクタ部２１とは異なる構成となるため、異なる符号を付し説明を続ける。

アナログで離散的な利得制御を行うようにしたＡＧＣシステム１００における過渡応答について、図６を参照して説明する。図６は、図３に示したＡＧＣシステム１０における過渡応答について説明するための図と対応しており、図６Ａは、図３Ａと同じグラフを示す。

図６Ａに示したように、時間ｔ１から時間ｔ２にかけて、入力される信号レベルが連続的に増大すると、その変化に応じて、ゲイン可変アンプ１０１のゲインが、図６Ｂに示すように変化する。ゲイン可変アンプ１０１は、離散的にゲインを変化させるため、入力レベルが閾値を超えた時点で、ゲインを変化させる。

図６Ｂに示した例では、時刻ｔ３のときに、入力レベルが閾値を超え、ゲインが変更される。この結果、図６Ｃに示すように、後段の復調部への入力（デジタルゲイン可変アンプ２０からの出力）は、時刻ｔ１から時刻ｔ３までレベルが上がり、時刻ｔ３において急峻にレベルが下がり、その後時刻ｔ２までレベルが上がるという信号になる。

このように、離散的に制御を行うＡＧＣシステム１００においては、離散的に利得（ゲイン）が変化するため、利得が変化したときに信号出力の過渡応答が急峻になる可能性がある。

そこで、このようなアナログ部で急峻な変化が起こっても、その変化を吸収する機能を、デジタル部に持たせる。図７は、デジタル部にアナログ部で発生した急峻な変化を吸収する機能を持たせたＡＧＣシステムの構成を示す図である。

図７に示したＡＧＣシステム１５０と、図５に示したＡＧＣシステム１００とで、同様の部分には同様の符号を付し、その説明を省略する。図７に示したＡＧＣシステム１５０は、図５に示したＡＧＣシステム１００に、デジタルステップ補償部１５１を設けた構成とされている。デジタルステップ補償部１５１は、ＡＧＣ部１５２からの指示により、アナログ部での離散的な利得の変化を補間する処理を行う。

アナログで離散的な利得制御を行うようにし、アナログ部での離散的な利得の変化を補間するＡＧＣシステム１５０における過渡応答について、図８を参照して説明する。図８Ａ乃至Ｃは、図６Ａ乃至Ｃと同じグラフである。

図８Ａに示すように、時間ｔ１から時間ｔ２にかけて、入力される信号レベルが連続的に増大すると、その変化に応じて、ゲイン可変アンプ１０１のゲインが、図８Ｂに示すように変化するため、アナログ部からの出力は、図８Ｃに示すように、時刻ｔ１から時刻ｔ３までレベルが上がり、時刻ｔ３において急峻にレベルが下がり、その後時刻ｔ２までレベルが上がるという信号となる。

このような信号を図８Ｅに示すような一定のレベルを有する信号に変換するために、デジタルステップ補償部１５１においては、図８Ｄに示すような補償を行う。すなわち、図８Ｄに示すように、デジタルステップ補償部１５１は、時刻ｔ１から時刻ｔ３までは、連続的にゲインが減少するようにゲインを制御し、時刻ｔ３において、急峻にゲインを増大させ、その後、時刻ｔ３から時刻ｔ２までは、連続的にゲインが減少するようにゲインを制御する。

このような制御をデジタルステップ補償部１５１が行うことで、図８Ｄに示すように、一定のレベルを有する信号を、ＡＧＣシステム１５０の後段の復調部（不図示）に供給することが可能となる。

このように、取得された信号をアナログで処理するアナログ部が、離散的に利得を調整する場合、アナログ部で処理された信号をデジタルで処理するデジタル部において、アナログ部での離散的な利得の調整を補償する処理が行われる。すなわち、デジタルステップ補償部１５１は、連続的な利得調整を行い、アナログ部での離散的な利得の変化の補間も行う。

またデジタルステップ補償部１５１は、アナログ部での利得が急峻に変換する過渡的なステップに応答し、その過渡応答の逆特性を補償することで、アナログ部での離散的な利得の調整を補償する。このような調整を行うデジタルステップ補償部１５１は、アナログ部で徴される利得（ゲイン）の幅よりも小さい幅での利得の調整を行うのが好ましい。

＜離散的に制御するＡＧＣシステムの他の構成＞
離散的に制御するＡＧＣシステムの他の実施の形態における構成を図９に示す。図９に示したＡＧＣシステム２００において、図７に示したＡＧＣシステム１５０と同様の部分には、同様の符号を付し、その説明を適宜省略する。

図９に示したＡＧＣシステム２００は、アンテナ１１、ＬＮＡ１２、RFフィルタ１３、周波数変換部１５、IFフィルタ１６、ＡＤＣ部１７、デシメーションフィルタ１８、隣接チャネルフィルタ１９、デジタルゲイン可変アンプ２０を備える。また、図９に示したＡＧＣシステム２００は、RFフィルタ１３と周波数変換部１５との間に、第１の可変アッテネータ２０１、ゲイン固定アンプ２０２、第２の可変アッテネータ２０３を備える。そしてアナログ部には、オーバーロードデテクタ部２０６とオーバーロードデテクタ部２０７も備えられている。

ゲイン固定アンプ２０２は、受信信号レベルを増幅するための増幅器であり、利得は可変せずに、一定とされているアンプである。第１の可変アッテネータ２０１は、ゲイン固定アンプ２０２の前段にある可変アッテネータであり、ＡＧＣ部２０５からの制御信号を基に、信号レベルを離散的に減衰させる。第２の可変アッテネータ２０３は、ゲイン固定アンプ２０２の後段にある可変アッテネータであり、ＡＧＣ部２０５からの制御信号を基に、信号レベルを離散的に減衰させる。

なおここでは、２つの可変アッテネータが備えられている場合を例に挙げて説明を続けるが、２以上の可変アッテネータが備えられるように構成することも可能である。また、複数の可変アッテネータが備えられた場合であっても、以下に説明するゲインの制御を、それぞれの可変アッテネータに適用することができる。

また、ここでは、アナログ部においてゲインの調整を行う調整部として機能する部分は、ＬＮＡ１２、第１の可変アッテネータ２０１、および第２の可変アッテネータ２０３であるとして説明を続ける。

デジタルステップ補償部２０４は、アナログ部のＬＮＡ１２、第１の可変アッテネータ２０１、および第２の可変アッテネータ２０３の動作によって生じる、信号レベルの離散的な変化や時間軸でのステップ応答を補償するように構成されている。

ＡＧＣ部２０５は、オーバーロードデテクタ部２０６とオーバーロードデテクタ部２０７からのそれぞれの出力信号、デジタルゲイン可変アンプ２０からの出力、後段の復調部（不図示）からの信号に基づき、ＬＮＡ１２、第１の可変アッテネータ２０１、第２の可変アッテネータ２０３、およびデジタルステップ補償部２０４を制御する。

オーバーロードデテクタ部２０６とオーバーロードデテクタ部２０７は、受信信号品質を劣化させる妨害波を検波するための回路であり、検波する妨害波信号レベルは、受信信号よりも十分大きいため、受信信号で検波されることはないように構成されている回路である。オーバーロードデテクタ部２０６とオーバーロードデテクタ部２０７は、同一の構成を有するが、設定されている閾値は異なる値とされている。

このような構成を有する離散的な制御を行うＡＧＣシステム２００においては、ゲイン可変アンプを固定アンプと可変アッテネータの回路へと変更し、アナログ制御をデジタル化することで、連続的な制御を行うＡＧＣシステム１００（図１）で必要となるアナログコンポーネント（例えば、PWMフィルタ２３）を削減することができる。この結果、回路規模及び消費電力の削減が可能となる。

＜オーバーロードデテクタの構成＞
図７に示したＡＧＣシステム１５０または図９に示したＡＧＣシステム２００においては、アナログ部が、離散的にゲインを制御するため、例えば、オーバーロードデテクタ部１０２（図７）や、オーバーロードデテクタ部２０６,２０７（図９）の閾値付近の信号レベルで可変アッテネータ、例えば、ゲイン可変アンプ１０１（図７）や第１の可変アッテネータ２０１（図９）などが常に動作してしまい発振してしまう可能性がある。

このような発振について、図４を再度参照して説明する。図４は、連続的に制御するＡＧＣシステム１００のオーバーロードデテクタ部２１の構成と動作について説明するための図である。連続的に制御するＡＧＣシステム１００においては、ゲインが連続的に変わるので、オーバーロードデテクタ部２１が動作したときも、その閾値付近の信号レベルになるように、ゲインの値が収束し、安定する。

しかしながら、図４Ａに示したように、オーバーロードデテクタ部２１を１つのコンパレータ５１で構成し、図４Ｂに示したように、１つの閾値を設けて処理を行うようにした場合であり、離散的な制御を行うＡＧＣシステム１００のオーバーロードデテクタ部１０２（図７）や、ＡＧＣシステム１５０のオーバーロードデテクタ部２０６,２０７（図９）に適用すると、以下のような発振が起こる可能性がある。

ここでは、図７に示したオーバーロードデテクタ部１０２に、図４Ａに示した構成を適用し、図４Ｂに示した動作を行う場合を例に挙げて説明を続ける。オーバーロードデテクタ部１０２に設定されている閾値を超えた場合と超えない場合とで、ＡＧＣ部１５２による処理が異なり、その結果、ゲイン可変アンプ１０１のゲインが切り換えられる。このゲインの切り換えが発生した場合、そのゲインは離散的に切り換えられるため、閾値付近でのゲインの変動が大きくなってしまう。

よって、オーバーロードデテクタ部１０２に設定されている閾値付近の信号レベルの信号が処理される場合など、結果的に、ゲイン可変アンプ１０１のゲインの変動が大きくなり、ＡＧＣの動作周期で、ステップ分、ゲインが変化し続けることになり、発振してしまう可能性がある。このようなことは、図９に示したＡＧＣシステム２００においても起こり得る。

そこで、オーバーロードデテクタ部１０２に設定されている閾値付近の信号レベルの信号を処理している場合などであっても、ゲイン可変アンプ１０１が発振しないようにするために、オーバーロードデテクタ部１０２の構成を、図１０Ａに示すような構成とし、図１０Ｂに示すような動作を行うように構成する。

図１０Ａを参照するに、オーバーロードデテクタ部１０２は、２つのコンパレータ２３１とコンパレータ２３２を備える。コンパレータ２３１は、入力信号のレベルと第１の閾値を比較し、その比較結果を出力する。また、コンパレータ３２３は、入力信号のレベルと第２の閾値を比較し、その比較結果を出力する。

入力信号のレベルが第１の閾値以下の場合、ＡＧＣ部１５２に通常の制御を行うように指示が出され、入力信号レベルが第２の閾値以上の場合、ＡＧＣ部１５２に減衰量を拡大するように指示が出される。入力レベルが第１の閾値より大きく、第２の閾値より小さい場合、その時点での制御を維持するように、ＡＧＣ部１５２に指示が出される。

このように、第１の閾値と第２の閾値を設け、不感帯を設定することで、発振を回避することが可能となる。すなわち、例えば、第１の閾値と第２の閾値の間の不感帯に、信号レベルがある場合、ステップ分でゲインが変化し続けるような状態は発生せず、ゲインが安定し、発振するような状況が発生するようなことを回避することができる。

このように第１の閾値と第２の閾値を設定する場合、発振を回避するためには、そのレベル幅（第１の閾値と第２の閾値の差分）は、離散変化する利得のステップ幅以上に設定されることが好ましい。

ここでは、図７に示したＡＧＣシステム１５０のオーバーロードデテクタ部１０２を例に挙げて説明したが、図９に示したオーバーロードデテクタ部２０６とオーバーロードデテクタ部２０７のどちらか一方または両方に適用することも可能である。

図９に示したオーバーロードデテクタ部２０６とオーバーロードデテクタ部２０７のどちらにも適用した場合、オーバーロードデテクタ部２０６に設定される２つの閾値と、オーバーロードデテクタ部２０７に設定される２つの閾値は、異なる閾値とすることができる。

＜ヒステリシスを用いた制御＞
次に、ヒステリシスを用いた制御について説明する。上記したように、離散的な制御を行うＡＧＣシステム１５０やＡＧＣシステム２００においては、アナログ部での離散的なゲインの制御により、ゲインの切り換えが頻繁に起こり、発振してしまう可能性がある。

そこで、次に、ＡＧＣ部１５２（図７）やＡＧＣ部２０５（図９）において、ヒステリシスを用いた処理を行うことで、ゲインの切り換えが頻繁に起こってしまうようなことを防ぎ、発振してしまうようことを防ぐようにしたＡＧＣ部の構成について説明する。

図１１は、図７に示したＡＧＣシステム１５０のＡＧＣ部１５２の構成例を示す図である。図１１に示したＡＧＣ部１５２は、ヒステリシス処理部２６１、量子化部２６２、および演算部２６３から構成されている。

このように、ＡＧＣ部１５２において、各ＡＧＣ制御信号生成のための量子化部２６２の量子化処理の前に、ヒステリシス処理部２６１でヒステリシスを適用することで、信号劣化の原因と成り得る制御イベントを減らすことができ、制御を安定化させることができる。また、ヒステリシス幅を調整する事で、ＡＧＣループの安定性とシステムのダイナミックレンジ間にあるトレードオフを調整することができる。

制御イベントとは、例えば、ゲインの切り換えが発生したときであり、信号劣化の原因と成り得る制御イベントとは、例えば、上記したようなゲインの切り換えが頻繁に起こるようなときである。

図１１に示したＡＧＣ部１５２においては、入力された信号は、ヒステリシス処理部２６１において、ヒステリシス処理が施され、その結果が、量子化部２６２に供給され、量子化される。量子化された信号は、ゲイン可変アンプ１０１に供給され、ゲイン制御に用いられる。また、量子化された信号は、演算部２６３にも供給される。

演算部２６３には、入力信号も供給される。演算部２６３は、入力信号と量子化された信号の差分を演算し、その演算結果を、デジタルステップ補償部１５１に供給する。すなわち、アナログ部でのゲイン調整で補えないゲイン調整を、デジタルステップ補償部１５１で行うために、デジタルステップ補償部１５１に対して、演算部２６３からの信号が供給される。

ところで、ＡＧＣ部１５２にヒステリシス処理部２６１がなければ、入力された信号は、量子化部２６２に供給され、量子化され、その信号が、ゲイン可変アンプ１０１に供給されることになる。この場合、入力された信号が、ゲイン可変アンプ１０１のゲインの切り換え付近の信号レベルであった場合、そのような信号レベルに応じた信号が、ＡＧＣ部１５２で生成され、ゲイン可変アンプ１０１に供給される。このような場合、ゲイン可変アンプ１０１によるゲインの切り換えが頻繁に起こり、発振する可能性がある。

ヒステリシス処理部２６１によりヒステリシス処理を入力信号に対して施すことで、ゲイン可変アンプ１０１が発振することを防ぐことができる。

図１２は、ヒステリシス処理部２６１によるヒステリシス処理について説明するための図である。図１２に示したグラフは、横軸が入力信号のレベルを表し、縦軸がゲイン可変アンプ１０１に出されるゲインの値を表す。図中実線で示したグラフは、入力信号のレベルが上がったときに設定されるゲインのグラフであり、点線で示したグラフは、入力信号のレベルが下がったときに設定されるゲインのグラフである。

例えば、入力信号のレベルがレベルｂからレベルａに上がった場合、ゲインは、ゲインｅからゲインｄに切り換えられる。入力信号のレベルがレベルａからレベルｂに下がった場合、ゲインは、ゲインｄのままである。さらに、このゲインがゲインｄのときに、入力信号のレベルがレベルｂからレベルａに上がった場合、ゲインは、ゲインｄのままである。

このように、入力信号のレベルがレベルａからレベルｂまたはレベルｂからレベルａに頻繁に変化したとしても、ゲインは、ゲインｄのままであるため、ゲイン可変アンプ１０１のゲインも切り換えられることがなく、発振するような状況が発生するようなことを防ぐことが可能となる。

図１３は、図９に示したＡＧＣシステム２００のＡＧＣ部２０５の構成例を示す図である。図１３に示したＡＧＣ部２０５は、ヒステリシス処理部２８１、量子化部２８２、および演算部２８３から構成されている。

図１３に示したＡＧＣ部２０５の構成は、基本的に、図１１に示したＡＧＣ部１５２の構成と同じであるが、量子化部２６２から出力される信号が複数ある点が異なる。すなわち、量子化部２６２は、ＬＮＡ部１２を制御するための信号、第１の可変アッテネータ２０１を制御するための信号、および第２の可変アッテネータ２０３を制御するための信号をそれぞれ生成し、それぞれに出力する構成とされている。

また、演算部２８３は、これらの３つの制御信号と、ＡＧＣ部２０５自体に入力される入力信号を入力する構成とされ、量子化部２８２からの３つの信号を加算した値から、入力信号の値を減算することで、デジタルステップ補償部２０４への制御信号を生成する構成とされている。

この場合も、ヒステリシス処理部２８１は、図１２を参照して説明したような処理を行い、入力信号のレベルがばたつくような状況であっても、ゲインが頻繁に切り替わらないような処理を行う。

よって、この場合も、ＬＮＡ部１２、第１の可変アッテネータ２０１、および第２の可変アッテネータ２０３のそれぞれを、ゲインの切り換えが頻繁に起こり、発振してしまうようなことが起きないように制御することが可能となる。

このように、ＡＧＣ部１５２、ＡＧＣ部２０５で、入力信号のレベルが上がったときのゲインの変化と、下がったときのゲインの変化を、異なる変化とすることで、アナログ部でゲインの頻繁な切り換えが起こるようなことを防ぎ、発振するようなことを防ぐことが可能となる。

なお、ＡＧＣ部１５２、ＡＧＣ部２０５を、図１１乃至図１３を参照して説明したように構成するとともに、オーバーロードデテクタ部１０２,２０６,２０７を、図１０を参照して説明したように構成するようにしても良い。すなわち、上記したＡＧＣ部とオーバーロードデテクタ部は、１つのＡＧＣシステム内で共存させることが可能な技術である。

＜不均一ステップ幅の補正＞
離散的な制御を行うＡＧＣシステムにおいては、ＬＮＡ１２や第１の可変アッテネータ２０１などの利得のステップ幅は、アナログ素子のバラつきによって個体間、ステップ間で不均一となる可能性がある。

デジタルステップ補償部１５１，２０４におけるデジタルステップ補償においても、アナログのステップ幅が不均一となり理想的なステップから差分が生じてしまうと、その差分が補償誤差として、後段の復調部の復調処理などに影響を与えてしまう可能性がある。

このようなことを防ぐために、ＬＵＴ（Look-Up-Table）を用いた、不均一なステップ幅の補償について説明を加える。

図１４は、図７に示したＡＧＣシステム１５０のＡＧＣ部１５２の構成例を示す図である。図１４に示したＡＧＣ部１５２は、量子化部３１１、演算部３１２、演算部３１３、および補間処理部３１４から構成されている。補間処理部３１４は、ＬＵＴ３２１と補間部３２２から構成されている。

量子化部３１１には、アナログ部での減衰量を表す情報（RfAtt）が入力され、その情報は、量子化された後、後段の演算部３１２に供給される。演算部３１２には、ゲイン可変アンプ１０１の利得情報も入力され、そのゲイン可変アンプ１０１の利得と、アナログ部での減衰量との差分を、演算部３１２は演算し、SDISTとして補間処理部３１４に出力する。SDISTは、ステップ動作するまでの量を正規化した値である。

補間処理部３１４のＬＵＴ３２１には、ゲイン可変アンプ１０１の利得情報が入力され、その利得と関連付けられている値が読み出され、補間部３２２に供給される。補間部３２２は、ＬＵＴ３２１からの値とSDISTから１つの補間値を算出し、SCALEとしてデジタルステップ補償部１５１に出力する。SCALEは、実ステップ幅を表す信号である。

ＬＵＴ３２１に記載されている値は、離散的であるため、補間部３２２により、その離散的な値を補間することで、実ステップ幅を表す信号を生成し、出力する。

一方で、演算部３１３には、アナログ部での減衰量を表す情報とゲイン可変アンプ１０１の利得情報が供給され、差分が演算される。この差分は、QERRとして、デジタルステップ補償部１５１に供給される。QERRは、量子化誤差を正規化した値である。

このようにＡＧＣ部１５２では、SCALEという値とQERRという値が算出され、デジタルステップ補償部１５１に供給される。各部の詳細な処理に関しては、基本的に同様の構成を有する図９に示したＡＧＣシステム２００のＡＧＣ部２０５を例に挙げて説明する。

図１５は、図９に示したＡＧＣシステム２００のＡＧＣ部２０５の構成を示す図である。図１５に示したＡＧＣ部２０５は、量子化部３３１、演算部３３２、演算部３３３、および補間処理部３３４から構成されている。補間処理部３３４は、ＬＵＴ３４１と補間部３４２から構成されている。

量子化部３３１には、アナログ部での減衰量を表す情報（RfAtt）が入力され、その情報は、量子化された後、後段の演算部３３２に供給される。演算部３３２には、ＬＮＡ１２、第１の可変アッテネータ２０１、および第２の可変アッテネータ２０３のそれぞれの利得情報も入力され、それらの利得と、アナログ部での減衰量との差分を、演算部３３２は演算し、SDISTとして補間処理部３３４に出力する。

補間処理部３３４のＬＵＴ３４１には、第１の可変アッテネータ２０１と第２の可変アッテネータ２０３のそれぞれの利得情報が入力され、その利得と関連付けられている値が読み出され、補間部３３２に供給される。補間部３３２は、ＬＵＴ３２１からの値とSDISTから１つの補間値を算出し、SCALEとしてデジタルステップ補償部２０４に出力する。

一方で、演算部３３３には、アナログ部での減衰量を表す情報（RfAtt）と、ＬＮＡ１２、第１の可変アッテネータ２０１、および第２の可変アッテネータ２０３のそれぞれの利得情報が供給され、差分が演算される。この差分は、QERRとして、デジタルステップ補償部２０４に供給される。

このようにＡＧＣ部２０５では、SCALEという値とQERRという値が算出され、デジタルステップ補償部２０４に供給される。図１６に、SCALEという値とQERRという値が供給されるデジタルステップ補償部２０４の構成例を示す。

図１６は、デジタルステップ補償部２０４の構成例を示す図である。図１６に示したデジタルステップ補償部２０４は、乗算部３７１、指数関数部３７２、および乗算部３７３を含む構成とされている。

デジタルステップ補償部２０４の乗算部３７１には、ＡＧＣ部２０５からSCALEという値とQERRという値が供給される。乗算部３７１は、SCALEとQERRを乗算し、デジタルステップ補償部２０４でのゲインを算出する。算出されたゲインは、さらに、指数関数部３７２における所定の指数関数での演算が施され、乗算部３７３に供給される。

乗算部３７３には、デシメーションフィルタ１８からの信号（ＡＧＣシステム２００に入力され、アナログ部による処理が施され、デジタル化された入力信号）も供給される。乗算部３７３は、入力信号に指数関数部３７２からの値を乗算し、その値を、後段の隣接チャネルフィルタ１９（図９）に出力する。

このように、ＡＧＣ部２０５により算出されるSCALEという値とQERRという値により、デジタルステップ補償部２０４の補償が行われる。すなわち、実ステップ幅を表すSCALEと、量子化誤差を正規化したQERRにより、デジタルステップ補償部２０４で補償すべきゲインが算出され、その算出されたゲインが、入力信号に加えられることで、補償が行われる。

ところで、実ステップ幅を表すSCALEという値が算出されるとき、ＬＵＴ３４１が参照されるが、このＬＵＴ３４１は、各ステップのSCALEの値を格納する必要がある。

図１７に示すように、SCALEの値によってデジタルステップ補償部２０４のステップ幅も変化するため、不均一幅を補償するＬＵＴ３４１では、各ステップのSCALEの値を格納する必要がある。

ただし、回路構成としては、SCALEをそのまま格納するのではなく、理想ステップ幅からの誤差をＬＵＴ３４１に格納して、後段の処理で理想ステップ幅を加算してSCALEを算出するようにしても良い。

また、ＬＵＴ３４１を参照してSCALEを算出する際には、図１５に示したように、補間処理部３３４は、SDISTを用いることによってステップ間のSCALEを補間する。このことについて、図１８を参照して説明する。図１８に、ステップ間で補間されたSCALEの一例を示す。

図１８に示したグラフは、ステップとSCALEとの関係を示すグラフである。図１８に示したグラフにおいて、ステップイベント（Step Events）と記載した位置は、ゲインが切り替えられる位置である。図１８に示したグラフを参照するに、例えば、RfAttの値が３のときのSCALEは３であり、４のときのSCALEは、２であることが読み取れる。

ＬＵＴ３４１には、図１５を参照して説明したように、第１の可変アッテネータ２０１の利得情報と第２の可変アッテネータ２０３の利得情報が、それぞれ入力される。ＬＵＴ３４１は、第１の可変アッテネータ２０１の利得情報が入力された場合、その利得情報に関連付けられているSCALEの値を読み出す。

例えば、第１の可変アッテネータ２０１の利得情報が入力されたときに、図１８に示すようなグラフの関係を有するSCALEの値が読み出されたとする。例えば、３dbという値と、２dbという値が読み出される。補間部３４２は、演算部３３２から供給されるSDISTという値から、３dbよりの値をSCALEとして補間して出力するのか、２dbよりの値をSCALEとして補間して出力するのかを判断し、出力する。

例えば、図１８において、SDISTという値が、値ａに該当する値であった場合、その値ａに対応する値として、グラフから読み出される値ａ’が、SCALEの値として出力される。また、例えば、図１８において、SDISTという値が、値bに該当する値であった場合、その値bに対応する値として、グラフから読み出される値b’が、SCALEの値として出力される。

同様に、ＬＵＴ３４１に入力された第２の可変アッテネータ２０３の利得情報から、補間されたSCALEの値が補間処理部３３４から出力される。このように、ＬＵＴ３４１は、入力された利得情報とSCALEとが関連付けられたテーブルであり、そのテーブルに記載されているSCALEの値を、SDISTに基づいて補間するのが、補間部３４２である。

このように、ＡＧＣ部２０５がSCALEを補間することで、離散的にゲインを変化させても、そのステップ幅内のSCALEを補間することができる。

このような処理を行うために参照されるＬＵＴ３４１は、例えば、図１９に示すような構成を有するＡＧＣシステムにおいて作成される。図１９に示したＡＧＣシステム４００は、図９に示したＡＧＣシステム２００に、テストシグナル出力部４０１を備えた構成とされている。

図１９に示したＡＧＣシステム４００において、まず、アンテナ入力として、テストシグナル出力部４０１で発振された信号が、ＬＮＡ１２に入力される。ＬＮＡ１２、第１の可変アッテネータ２０１、または第２の可変アッテネータ２０３のうちのいずれかのゲインを可変とし、他を固定値に設定する。

ＡＧＣ部２０５の信号情報をモニタすることで、ステップ毎の利得変化分が測定される。アナログ部においては、所定の幅、例えば３ｄｂの幅を有してゲインが離散的に調整されるため、その幅をステップと称し、そのステップ毎、例えば、８５ｄｂ、８２ｄｂ、・・・といったようなステップ毎に、利得変化分が測定される。

例えば、テストシグナル出力部４０１で発振された信号の出力を変えずに、ＬＮＡ１２、第１の可変アッテネータ２０１、または第２の可変アッテネータ２０３のうちのいずれかのゲインを可変し、変更する毎に、その値をＡＧＣ部２０５で測定する。

このようにして、ステップ毎の利得変化分を測定し、測定した値をＬＵＴ３４１に格納することで、ＬＵＴ３４１が作成される。このような処理は、図示していなＣＰＵ（Central Processing Unit）などにより行われるようにしても良い。

このような作成は、ＡＧＣシステム４００が製造された時点で、１度行われ、作成されたＬＵＴ３４１がＬＵＴ３４１として格納されるようにしても良い。または、図１９に示したような構成を有するＡＧＣシステム４００の電源が初めてオンにされたときに、上記した処理が実行され、ＬＵＴ３４１が作成されるようにしても良い。

または、図１９に示したような構成を有するＡＧＣシステム４００の電源がオンにされる毎に、上記した処理が実行され、ＬＵＴ３４１が作成されるようにしても良い。または、図１９に示したような構成を有するＡＧＣシステム４００の周りの環境、例えば温度などに変化があったときに、上記した処理が実行され、ＬＵＴ３４１が作成されるようにしても良い。

なお、ＡＧＣ部１５２、ＡＧＣ部２０５を、図１１乃至図１３を参照して説明したように構成し、さらに、図１４乃至図１９を参照して説明したように構成するとともに、オーバーロードデテクタ部１０２,２０６,２０７を、図１０を参照して説明したように構成するようにしても良い。すなわち、上記したＡＧＣ部とオーバーロードデテクタ部は、１つのＡＧＣシステム内で共存させることが可能な技術である。

＜ＬＮＡの制御＞
次に、ＬＮＡの制御について説明する。参考のため、再度図１に示したＡＧＣシステム１０を参照する。図１に示したＡＧＣシステム１０は、アナログ部において連続的にゲインを制御するＡＧＣシステム１０であった。このＡＧＣシステム１０におけるＬＮＡ１２は、ＡＧＣシステム１０から独立して制御されている。

ＬＮＡ１２のオン、オフといった離散変化による過渡応答は、後段の復調部への入力でも見え、復調性能が劣化する可能性があった。そこで、図９に示したＡＧＣシステム２００のように、ＬＮＡ１２の制御をＡＧＣ部２０５で行い、ＡＧＣループに組み入れることにより、その過渡応答の影響を低減することについて、以下に説明する。

図２０乃至図２３は、ＬＮＡ１２の具体的な制御方法について説明するための図である。図２０乃至図２３に示した図は、アナログ部において得たいトータルゲイン（Total Gain）、ＬＮＡ１２への制御信号Ａとゲイン、第１の可変アッテネータ２０１への制御信号Ｂとゲイン、ゲイン固定アンプ２０２のゲイン、第２の可変アッテネータ２０３への制御信号Ｃとゲイン、および周波数変換部１５のゲインをそれぞれ関連付けた図となっている。

例えば、図２０のトータルゲインが“８５”に関連付けられている値を見ると、まずＬＮＡ１２への制御信号Ａとして“０”が供給される場合、ＬＮＡ１２のゲインは“１５ｄｂ”となることが書き込まれている。制御信号Ａは、ＡＧＣ部２０５から供給され、ＡＧＣ部２０５は、ＬＮＡ１２のゲインを１５ｄｂに制御したいとき“０”という制御信号を送信する。

また、トータルゲインが“８５”のところには、第１の可変アッテネータ２０１への制御信号Ｂとして“０”が供給される場合、第１の可変アッテネータ２０１のゲインは“０ｄｂ”であることが書き込まれている。

また、トータルゲインが“８５ｄｂ”のところには、第２の可変アッテネータ２０３への制御信号Ｃとして“０”が供給される場合、第２の可変アッテネータ２０３のゲインは“０ｄｂ”であることが書き込まれている。

図２０に示した例では、ゲイン固定アンプ２０２のゲインは、トータルゲインに係わらず“４０ｄｂ”と設定されている。同様に、周波数変換部１５のゲインは、トータルゲインに係わらず“３０ｄｂ”と設定されている。このことは、図２１乃至図２３においても同様である。

この場合、ゲイン固定アンプ２０２のゲインは、“４０ｄｂ”であり、周波数変換部１５のゲインは、“３０ｄｂ”であるとして説明を続けるが、他のゲインに設定されていても良く、他の値に設定された場合、関連付けられているゲイン、例えば第１の可変アッテネータ２０１のゲインなどの値も適宜変更される。

トータルゲインが“８５ｄｂ”の場合、この“８５ｄｂ”のうち、“４０ｄｂ”は、ゲイン固定アンプ２０２のゲインでまかなわれ、“３０ｄｂ”は、周波数変換部１５のゲインでまかなわれる。よって、ＬＮＡ１２、第１の可変アッテネータ２０１、および第２の可変アッテネータ２０３でまかなうべきゲインは、“１５（＝８５−４０−３０）ｄｂ”となる。

トータルゲインが“８５ｄｂ”の場合、ＬＮＡ１２が“１５ｄｂ”、第１の可変アッテネータ２０１が“０ｄｂ”、および第２の可変アッテネータ２０３が“０ｄｂ”、それぞれまかなうため、これらのゲインの合計は、“１５ｄｂ”となる。このように、アナログ部で必要とされるトータルゲインが“８５ｄｂ”の場合、ＬＮＡ１２、第１の可変アッテネータ２０１、第２の可変アッテネータ２０３のそれぞれのゲインが制御される。

さらに図２０のトータルゲインが“８２ｄｂ”のところを参照する。図２０乃至図２３に示した例は、アナログ部でのゲインの調整は、３ｄｂのステップ幅を有している場合である。よって、この場合、“８５ｄｂ”の次は“８２ｄｂ”となる。このようにアナログ部では、３ｄｂのステップ幅で離散的にゲインの調整を行うため、デジタル部では、３ｄｂ分の補間を行う。その補間を行うのがデジタルステップ補償部２０４である。

例えば、ＡＧＣシステム２００（図９）で“８５ｄｂ”のゲインが必要な場合、アナログ部のみで“８５ｄｂ”のゲインを得ることは可能である。ＡＧＣシステム２００で“８４ｄｂ”のゲインが必要な場合、アナログ部で“８２ｄｂ”のゲインを得て、デジタル部で“２ｄｂ”得ることで、“８４ｄｂ”のゲインを得ることができる。または、アナログ部で“８５ｄｂ”のゲインを得て、デジタル部で“−１ｄｂ”得ることで、“８４ｄｂ”のゲインを得ることができる。

このように、アナログ部で離散的なゲインの調整を行い、デジタル部でアナログ部の離散的なゲインの調整を補うようなゲインの調整をすることで、略連続的にゲインを調整することが可能となるように、ＡＧＣシステム２００は構成されている。

図２０の説明に戻り、トータルゲインが“８２ｄｂ”の場合、ゲイン固定アンプ２０２の“４０ｄｂ”のゲインと、周波数変換部１５の“３０ｄｂ”のゲインで、“７０ｄｂ”がまかなわれるため、残りの“１２ｄｂ”を、ＬＮＡ１２、第１の可変アッテネータ２０１、および第２の可変アッテネータ２０３でまかなうことになる。

以下の説明においては、ゲイン固定アンプ２０２の“４０ｄｂ”のゲインと、周波数変換部１５の“３０ｄｂ”のゲインを加算した“７０ｄｂ”分の説明は省略し、トータルゲインと“７０ｄｂ”との差分のゲインを、ＬＮＡ１２、第１の可変アッテネータ２０１、および第２の可変アッテネータ２０３でどのようにまかなうかについて説明を行う。

トータルゲインの“８２ｄｂ”のうちの“１２ｄｂ”は、まず、ＬＮＡ１２に制御信号Ａとして“０”が供給され、ＬＮＡ１２のゲインが“１５ｄｂ”として設定される。そして、第１の可変アッテネータ２０１に制御信号Ｂとして“１”が供給され、第１の可変アッテネータ２０１のゲインが“−３ｄｂ“に設定される。

さらに、第２の可変アッテネータ２０３に制御信号Ｃとして“０”が供給され、第２の可変アッテネータ２０３のゲインが“０ｄｂ”に設定される。このように、各部のゲインが設定されることで、“１２ｄｂ”のゲインが設定される。

以下、同様に、ＬＮＡ１２、第１の可変アッテネータ２０１、および第２の可変アッテネータ２０３の各部のゲインが調整されることで、アナログ部で所望とされるゲインに調整される。

図２０を参照するに、ＬＮＡ１２に供給される制御信号Ａの値が“０”の場合、ＬＮＡ１２のゲインは“１５ｄｂ”に設定される。また、ＬＮＡ１２に供給される制御信号Ａの値が“１”の場合、ＬＮＡ１２のゲインは“０ｄｂ”に設定される。ＬＮＡ１２には、制御信号Ａの値として、“０”または“１”が供給され、ゲインとして“０ｄｂ”または“１５ｄｂ”が設定される。

なおここでは、ＬＮＡ１２は、“０ｄｂ”または“１５ｄｂ”の２値を有する、換言すれば、オンとオフの２値である場合を例に挙げて説明するが、２値以上の階調で離散的にゲインが変化するように、ＬＮＡ１２を構成することも可能である。ＬＮＡ１２を２値以上にゲインが変化するように構成した場合、ここで説明したゲイン調整パターンも、それに合わせたパターンが適用される。

第１の可変アッテネータ２０１に供給される制御信号Ｂの値が“０”の場合、第１の可変アッテネータ２０１のゲインは“０ｄｂ”に設定される。また第１の可変アッテネータ２０１に供給される制御信号Ｂの値が“１”の場合、第１の可変アッテネータ２０１のゲインは“−３ｄｂ”に設定される。また第１の可変アッテネータ２０１に供給される制御信号Ｂの値が“２”の場合、第１の可変アッテネータ２０１のゲインは“−６ｄｂ”に設定される。

また第１の可変アッテネータ２０１に供給される制御信号Ｂの値が“３”の場合、第１の可変アッテネータ２０１のゲインは“−９ｄｂ”に設定される。また第１の可変アッテネータ２０１に供給される制御信号Ｂの値が“４”の場合、第１の可変アッテネータ２０１のゲインは“−１２ｄｂ”に設定される。また第１の可変アッテネータ２０１に供給される制御信号Ｂの値が“５”の場合、第１の可変アッテネータ２０１のゲインは“−１５ｄｂ”に設定される。

また第１の可変アッテネータ２０１に供給される制御信号Ｂの値が“６”の場合、第１の可変アッテネータ２０１のゲインは“−１８ｄｂ”に設定される。また第１の可変アッテネータ２０１に供給される制御信号Ｂの値が“７”の場合、第１の可変アッテネータ２０１のゲインは“−２１ｄｂ”に設定される。また第１の可変アッテネータ２０１に供給される制御信号Ｂの値が“８”の場合、第１の可変アッテネータ２０１のゲインは“−２４ｄｂ”に設定される。

また第１の可変アッテネータ２０１に供給される制御信号Ｂの値が“９”の場合、第１の可変アッテネータ２０１のゲインは“−２７ｄｂ”に設定される。また第１の可変アッテネータ２０１に供給される制御信号Ｂの値が“１０”の場合、第１の可変アッテネータ２０１のゲインは“−３０ｄｂ”に設定される。

このように、第１の可変アッテネータ２０１への制御信号Ｂとしては“０”乃至“１０”があり、第１の可変アッテネータ２０１のゲインは、“０”乃至“−３０”まで、３ｄｂステップで離散的に設定される。

なおここでは、第１の可変アッテネータ２０１のゲインは、３ｄｂステップで離散的に設定されている場合を例に挙げて説明するが、このステップ幅は、３ｄｂなどの一定の幅であっても良いし、ステップ毎に異なる幅であっても良い。

第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“０”の場合、第２の可変アッテネータ２０３のゲインは“０ｄｂ”に設定される。また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“１”の場合、第２の可変アッテネータ２０３のゲインは“−３ｄｂ”に設定される。また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“２”の場合、第２の可変アッテネータ２０３のゲインは“−６ｄｂ”に設定される。

また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“３”の場合、第２の可変アッテネータ２０３のゲインは“−９ｄｂ”に設定される。また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“４”の場合、第２の可変アッテネータ２０３のゲインは“−１２ｄｂ”に設定される。また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“５”の場合、第２の可変アッテネータ２０３のゲインは“−１５ｄｂ”に設定される。

また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“６”の場合、第２の可変アッテネータ２０３のゲインは“−１８ｄｂ”に設定される。また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“７”の場合、第２の可変アッテネータ２０３のゲインは“−２１ｄｂ”に設定される。また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“８”の場合、第２の可変アッテネータ２０３のゲインは“−２４ｄｂ”に設定される。

また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“９”の場合、第２の可変アッテネータ２０３のゲインは“−２７ｄｂ”に設定される。また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“１０”の場合、第２の可変アッテネータ２０３のゲインは“−３０ｄｂ”に設定される。また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“１１”の場合、第２の可変アッテネータ２０３のゲインは“−３３ｄｂ”に設定される。

また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“１２”の場合、第２の可変アッテネータ２０３のゲインは“−３６ｄｂ”に設定される。また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“１３”の場合、第２の可変アッテネータ２０３のゲインは“−３９ｄｂ”に設定される。また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“１４”の場合、第２の可変アッテネータ２０３のゲインは“−４２ｄｂ”に設定される。また第２の可変アッテネータ２０３に供給される制御信号Ｃの値が“１５”の場合、第２の可変アッテネータ２０３のゲインは“−４５ｄｂ”に設定される。

このように、第２の可変アッテネータ２０３への制御信号Ｃとしては“０”乃至“１５”があり、第２の可変アッテネータ２０３のゲインは、“０”乃至“−４５”まで、３ｄｂステップで離散的に設定される。

なおここでは、第２の可変アッテネータ２０３のゲインは、３ｄｂステップで離散的に設定されている場合を例に挙げて説明するが、このステップ幅は、３ｄｂなどの一定の幅であっても良いし、ステップ毎に異なる幅であっても良い。

またここでは、第１の可変アッテネータ２０１と第２の可変アッテネータ２０３のゲインのステップ幅は、共に３ｄｂである場合を例に挙げて説明を続けるが、異なるステップ幅であっても良い。

このように、アナログ部でゲインの調整に係わるＬＮＡ１２、第１の可変アッテネータ２０１、ゲイン固定アンプ２０２、第２の可変アッテネータ２０３、および周波数変換部１５により、アナログ部で必要とされるトータルゲインの調整が行われる。

アナログ部で必要となるゲインに変更が生じたとき、ＬＮＡ１２、第１の可変アッテネータ２０１、および第２の可変アッテネータ２０３のうちのどの部分のゲインから調整するか、そのゲインの調整順番は、どのような順番であっても良い。

図２０に示した例は、ＬＮＡ１２と第１の可変アッテネータ２０１のゲインを先に調整し、その後、第２の可変アッテネータ２０３のゲインを調整する場合を示している。トータルゲインが“８５ｄｂ”から“７３ｄｂ”までは、ＬＮＡ１２のゲインが“１５ｄｂ”とされ、第１の可変アッテネータ２０１のゲインが“０ｄｂ”から“−１２ｄｂ”まで可変されることで、トータルゲインが調整されている。この間、第２の可変アッテネータ２０３のゲインは、“０ｄｂ”のままである。

トータルゲインが“７０ｄｂ”から“４０ｄｂ”までは、ＬＮＡ１２のゲインが“０ｄｂ”とされ、第１の可変アッテネータ２０１のゲインが“０ｄｂ”から“−３０ｄｂ”まで可変されることで、トータルゲインが調整されている。この間、第２の可変アッテネータ２０３のゲインは、“０ｄｂ”のままである。

トータルゲインが“３７ｄｂ”から“−５ｄｂ”までは、ＬＮＡ１２のゲインが“０ｄｂ”とされ、第１の可変アッテネータ２０１のゲインが“−３０ｄｂ”とされている。ＬＮＡ１２のゲインと第１の可変アッテネータ２０１のゲインを調整するだけでは、トータルゲインにならないため、この間は、第２の可変アッテネータ２０３のゲインも、“０ｄｂ”から“−４５ｄｂ”まで可変される。

このように、図２０に示したゲイン調整パターンは、初めに、第１の可変アッテネータ２０１のゲインが調整され、その後、第２の可変アッテネータ２０３のゲインが調整される場合である。

図２１に示した例は、初めに、第２の可変アッテネータ２０３のゲインが調整され、その後、第１の可変アッテネータ２０１のゲインが調整されるゲイン調整パターンである。図２１を参照するに、トータルゲインが“８５ｄｂ”から“７３ｄｂ”までは、ＬＮＡ１２のゲインが“１５ｄｂ”とされ、第２の可変アッテネータ２０３のゲインが“０ｄｂ”から“−１２ｄｂ”まで可変されることで、トータルゲインが調整されている。この間、第１の可変アッテネータ２０１のゲインは、“０ｄｂ”のままである。

トータルゲインが“７０ｄｂ”から“２５ｄｂ”までは、ＬＮＡ１２のゲインが“０ｄｂ”とされ、第２の可変アッテネータ２０３のゲインが“０ｄｂ”から“−４５ｄｂ”まで可変されることで、トータルゲインが調整されている。この間、第１の可変アッテネータ２０１のゲインは、“０ｄｂ”のままである。

トータルゲインが“２２ｄｂ”から“−５ｄｂ”までは、ＬＮＡ１２のゲインが“０ｄｂ”とされ、第２の可変アッテネータ２０３のゲインが“−４５ｄｂ”とされている。ＬＮＡ１２のゲインと第２の可変アッテネータ２０３のゲインを調整するだけでは、トータルゲインにならないため、この間は、第１の可変アッテネータ２０１のゲインも、“０ｄｂ”から“−３０ｄｂ”まで可変される。

このように、図２１に示した例は、初めに、第２の可変アッテネータ２０３のゲインが調整され、その後、第１の可変アッテネータ２０１のゲインが調整されるゲイン調整パターンである。

図２２は、図２０に示したゲイン調整パターンと同じく、初めに、第１の可変アッテネータ２０１のゲインが調整され、その後、第２の可変アッテネータ２０３のゲインが調整されるゲイン調整パターンを示しているが、ＬＮＡ１２のゲインが“１５ｄｂ”から“０ｄｂ”に切り換えられるタイミングが異なる。

図２２を参照するに、トータルゲインが“８５ｄｂ”から“５８ｄｂ”までは、ＬＮＡ１２のゲインが“１５ｄｂ”とされ、第１の可変アッテネータ２０１のゲインが“０ｄｂ”から“−２７ｄｂ”まで可変されることで、トータルゲインが調整されている。この間、第２の可変アッテネータ２０３のゲインは、“０ｄｂ”のままである。

トータルゲインが“５５ｄｂ”から“４０ｄｂ”までは、ＬＮＡ１２のゲインが“０ｄｂ”とされ、第１の可変アッテネータ２０１のゲインが“−１５ｄｂ”から“−３０ｄｂ”まで可変されることで、トータルゲインが調整されている。この間、第２の可変アッテネータ２０３のゲインは、“０ｄｂ”のままである。

トータルゲインが“３７ｄｂ”から“−５ｄｂ”までは、ＬＮＡ１２のゲインが“０ｄｂ”とされ、第１の可変アッテネータ２０１のゲインが“−３０ｄｂ”とされている。ＬＮＡ１２のゲインと第１の可変アッテネータ２０１のゲインを調整するだけでは、トータルゲインにならないため、この間は、第２の可変アッテネータ２０３のゲインも、“０ｄｂ”から“−４５ｄｂ”まで可変される。

このように、図２２に示した例は、初めに、第１の可変アッテネータ２０１のゲインが調整され、その後、第２の可変アッテネータ２０３のゲインが調整されるゲイン調整パターンである。また、ＬＮＡ１２、第１の可変アッテネータ２０１、および第２の可変アッテネータ２０３のそれぞれのゲインを、どのタイミングでどのようなゲインに設定するかは、適宜変更可能である。

図２０乃至図２２に示した例は、第１の可変アッテネータ２０１または第２の可変アッテネータ２０３のゲインを先に調整し、その後、第２の可変アッテネータ２０３または第１の可変アッテネータ２０１のゲインを調整するゲイン調整パターンを説明した。第１の可変アッテネータ２０１と第２の可変アッテネータ２０３のゲインを、交互に調整するなど、ゲインの調整の順番（ゲインの調整の組み合わせ）は、例示した場合に限定されるわけではなく、適宜変更可能である。

図２３を参照するに、トータルゲインが“８５ｄｂ”のときは、ＬＮＡ１２のゲインが“１５ｄｂ”とされ、第１の可変アッテネータ２０１と第２の可変アッテネータ２０３のゲインが“０ｄｂ”に設定される。

トータルゲインが“８２ｄｂ”のときは、ＬＮＡ１２のゲインが“１５ｄｂ”とされ、第１の可変アッテネータ２０１のゲインが“−３ｄｂ”に設定され、第２の可変アッテネータ２０３のゲインが“０ｄｂ”に設定される。トータルゲインが“７９ｄｂ”のときは、ＬＮＡ１２のゲインが“１５ｄｂ”とされ、第１の可変アッテネータ２０１のゲインが“−３ｄｂ”に設定され、第２の可変アッテネータ２０３のゲインが“−３ｄｂ”に設定される。

トータルゲインが“７６ｄｂ”のときは、ＬＮＡ１２のゲインが“１５ｄｂ”とされ、第１の可変アッテネータ２０１のゲインが“−６ｄｂ”に設定され、第２の可変アッテネータ２０３のゲインが“−３ｄｂ”に設定される。トータルゲインが“７３ｄｂ”のときは、ＬＮＡ１２のゲインが“１５ｄｂ”とされ、第１の可変アッテネータ２０１のゲインが“−６ｄｂ”に設定され、第２の可変アッテネータ２０３のゲインが“−６ｄｂ”に設定される。

以下、同様に、第１の可変アッテネータ２０１のゲインの調整と、第２の可変アッテネータ２０３のゲインの調整が、交互に行われることで、アナログ部のトータルゲインの調整が行われる。このように、第１の可変アッテネータ２０１のゲインの調整と、第２の可変アッテネータ２０３のゲインの調整が、交互に行われるようにしても良い。

ここで示した例は一例であり、ＬＮＡ１２、第１の可変アッテネータ２０１、第２の可変アッテネータ２０３の各部のゲインを、どの順で、どのように変更するかなどは、上記した例に限定されるわけではない。

また、例えば、図２０乃至図２３に示したいずれかの調整パターンにより調整が行われる場合であっても、図２０乃至図２３のうちの１つの調整パターンが適用されてゲインの調整が行われるようにすることも可能であるし、図２０乃至図２３のうちの複数の調整パターンを、所定の条件をトリガーとして切り換えて適用するようにすることも可能である。

このように、ＬＮＡ１２の制御を、第１の可変アッテネータ２０１や第２の可変アッテネータ２０３の制御による利得調整の間に組み込むことで、ＬＮＡ１２の制御時に、第１の可変アッテネータ２０１や第２の可変アッテネータ２０３を同時に制御させ、アナログ部でのトータルなゲインの利得ステップ幅を、可変アッテネータのステップ幅に抑えることが可能となる。

ただし、可変アッテネータのステップ幅は、ＬＮＡ１２のステップ幅よりも小さくし、ＬＮＡ１２は、可変アッテネータによる減衰量がＬＮＡのステップ幅を超えた状態で制御することが好ましい。さらに、各可変アッテネータの制御順やＬＮＡの制御順はレジスタ等で制御することで、より柔軟なＡＧＣループを組むことができる。

ＬＮＡ１２を制御する場合に、下記の通りＬＮＡと可変アッテネータの制御タイミングをずらすことで、ＡＤＣ部１７への瞬間的な過入力を防ぐことができる。
トータルゲインを上げるとき
可変アッテネータのゲインを下げた後、ＬＮＡのゲインを上げる
トータルゲインを下げるとき
ＬＮＡのゲインを下げた後、可変アッテネータのゲインを上げる

このようなことは、図２０乃至図２３に示した各パターンにおいては考慮されている。

なお、このようなゲインの調整は、オーバーロードデテクタ部１０２,２０６,２０７を、図１０を参照して説明したように構成した場合、ＡＧＣ部１５２、ＡＧＣ部２０５を、図１１乃至図１３を参照して説明したように構成した場合、または、ＡＧＣ部１５２、ＡＧＣ部２０５を、図１４乃至図１９を参照して説明したように構成した場合と組み合わせて行うことも可能である。すなわち、上記したＡＧＣ部とオーバーロードデテクタ部は、１つのＡＧＣシステム内で共存させることが可能な技術である。

このように本技術によれば、アナログコンポーネントを削減した構成とすることができ、小型化や低消費電力化に適した構成とすることができる。また、離散的な利得の制御を行っても、離散的な利得変化による受信性能へのインパクトを低減することが可能となる。

＜記録媒体について＞
上述した一連の処理は、ハードウエアにより実行することもできるし、ソフトウエアにより実行することもできる。一連の処理をソフトウエアにより実行する場合には、そのソフトウエアを構成するプログラムが、コンピュータにインストールされる。ここで、コンピュータには、専用のハードウエアに組み込まれているコンピュータや、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば汎用のパーソナルコンピュータなどが含まれる。

図２４は、上述した一連の処理をプログラムにより実行するコンピュータのハードウエアの構成例を示すブロック図である。コンピュータにおいて、ＣＰＵ（Central Processing Unit）１１０１、ＲＯＭ（Read Only Memory）１１０２、ＲＡＭ（Random Access Memory）１１０３は、バス１１０４により相互に接続されている。バス１１０４には、さらに、入出力インタフェース１１０５が接続されている。入出力インタフェース１１０５には、入力部１１０６、出力部１１０７、記憶部１１０８、通信部１１０９、及びドライブ１１１０が接続されている。

入力部１１０６は、キーボード、マウス、マイクロフォンなどよりなる。出力部１１０７は、ディスプレイ、スピーカなどよりなる。記憶部１１０８は、ハードディスクや不揮発性のメモリなどよりなる。通信部１１０９は、ネットワークインタフェースなどよりなる。ドライブ１１１０は、磁気ディスク、光ディスク、光磁気ディスク、又は半導体メモリなどのリムーバブルメディア１１１１を駆動する。

以上のように構成されるコンピュータでは、ＣＰＵ１１０１が、例えば、記憶部１１０８に記憶されているプログラムを、入出力インタフェース１１０５及びバス１１０４を介して、ＲＡＭ１１０３にロードして実行することにより、上述した一連の処理が行われる。

コンピュータ（ＣＰＵ１１０１）が実行するプログラムは、例えば、パッケージメディア等としてのリムーバブルメディア１１１１に記録して提供することができる。また、プログラムは、ローカルエリアネットワーク、インターネット、デジタル衛星放送といった、有線または無線の伝送媒体を介して提供することができる。

コンピュータでは、プログラムは、リムーバブルメディア１１１１をドライブ１１１０に装着することにより、入出力インタフェース１１０５を介して、記憶部１１０８にインストールすることができる。また、プログラムは、有線または無線の伝送媒体を介して、通信部１１０９で受信し、記憶部１１０８にインストールすることができる。その他、プログラムは、ＲＯＭ１１０２や記憶部１１０８に、あらかじめインストールしておくことができる。

なお、コンピュータが実行するプログラムは、本明細書で説明する順序に沿って時系列に処理が行われるプログラムであっても良いし、並列に、あるいは呼び出しが行われたとき等の必要なタイミングで処理が行われるプログラムであっても良い。

また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。

なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

なお、本技術は以下のような構成も取ることができる。

（１）
取得された信号をアナログで処理するアナログ部と、
前記アナログ部で処理された信号をデジタルで処理するデジタル部と
を備え、
前記アナログ部は、離散的に利得を調整する調整部を備え、
前記デジタル部は、前記アナログ部での離散的な利得の調整を補償するデジタルステップ補償部を備える
信号処理装置。
（２）
前記デジタルステップ補償部は、前記アナログ部で利得が急峻に変換する過渡的なステップに応答し、前記過渡応答の逆特性で補償する
前記（１）に記載の信号処理装置。
（３）
前記デジタルステップ補償部は、前記調整部で調整される利得の幅よりも小さい幅での利得の調整を行う
前記（１）または（２）に記載の信号処理装置。
（４）
前記調整部と前記デジタルステップ補償部の利得を制御する利得制御部と、
前記信号の信号レベルを検波し、所定の閾値との比較結果を出力するオーバーロードデテクタ部と
をさらに備え、
前記利得制御部は、前記オーバーロードデテクタ部からの前記比較結果に基づき、前記利得を制御する
前記（１）乃至（３）のいずれかに記載の信号処理装置。
（５）
前記オーバーロードデテクタ部は、第１の閾値と、前記第１の閾値よりも大きい値である第２の閾値を有し、
前記利得制御部は、前記比較結果が、前記信号レベルが第１の閾値より大きく、第２の閾値よりも小さい場合、その時点で設定されている前記利得を維持する制御を行う
前記（４）に記載の信号処理装置。
（６）
前記オーバーロードデテクタ部は、前記調整部からの信号の信号レベルを検波し、
前記利得制御部は、前記調整部の利得を制御する
前記（４）または（５）に記載の信号処理装置。
（７）
前記利得制御部は、ヒステリシスを有する
前記（４）乃至（６）のいずれかに記載の信号処理装置。
（８）
前記利得制御部は、前記アナログ部で必要とされる利得が上がったときと下がったときとでは、異なる制御を行う
前記（４）乃至（６）のいずれかに記載の信号処理装置。
（９）
前記利得制御部は、ＬＵＴ（Look-Up-Table）を備え、
前記アナログ部での離散的な利得のばらつきを、前記ＬＵＴを参照して補正する
前記（４）乃至（８）のいずれかに記載の信号処理装置。
（１０）
前記ＬＵＴは、テスト信号を入力したときに前記利得制御部で測定される値を格納することで作成される
前記（９）に記載の信号処理装置。
（１１）
前記調整部は、ＬＮＡ（Low Noise Amplifier）と可変アッテネータから構成される
前記（４）乃至（１０）のいずれかに記載の信号処理装置。
（１２）
前記可変アッテネータは、複数備えられ、
前記利得制御部は、前記ＬＮＡ、前記複数の可変アッテネータのそれぞれの利得を制御する
前記（１１）に記載の信号処理装置。
（１３）
前記ＬＮＡは、２値、またはそれ以上の階調で離散的に利得を設定する
前記（１１）または（１２）に記載の信号処理装置。
（１４）
前記可変アッテネータは、離散的に利得を設定し、その幅は、一定またはステップ毎に異なる幅である
前記（１１）乃至（１３）のいずれかに記載の信号処理装置。
（１５）
前記利得制御部は、前記アナログ部で必要とされる利得を上げる場合、前記可変アッテネータの利得を下げた後、前記ＬＮＡの利得を上げ、前記アナログ部で必要とされる利得を下げる場合、前記ＬＮＡの利得を下げた後、前記可変アッテネータの利得を上げる
前記（１１）乃至（１３）のいずれかに記載の信号処理装置。
（１６）
取得された信号をアナログで処理するアナログ部と、
前記アナログ部で処理された信号をデジタルで処理するデジタル部と
を備える信号処理装置の信号処理方法であり、
前記アナログ部において、離散的に利得を調整し、
前記デジタル部において、前記アナログ部での離散的な利得の調整を補償するデジタルステップ補償を行う
信号処理方法。
（１７）
取得された信号をアナログで処理するアナログ部と、
前記アナログ部で処理された信号をデジタルで処理するデジタル部と
を備える信号処理装置を制御するコンピュータに、
前記アナログ部において、離散的に利得を調整し、
前記デジタル部において、前記アナログ部での離散的な利得の調整を補償するデジタルステップ補償を行う
処理をコンピュータに実行させるためのプログラム。

１１ アンテナ， １２ ＬＮＡ， １３ ＲＦフィルタ， １５ 周波数変換部， １６ ＩＦフィルタ， １７ ＡＤＣ部， １８ デシメーションフィルタ， １９ 隣接チャネルフィルタ， ２０ デジタルゲイン可変アンプ， １０１ ゲイン可変アンプ， １０２ オーバーロードデテクタ部， １０３ ＡＧＣ部， ２０１ 第１の可変アッテネータ， ２０２ ゲイン固定アンプ， ２０３ 第２の可変アッテネータ， ２０６，２０７ オーバーロードデテクタ部

Claims (17)

1. 取得された信号をアナログで処理するアナログ部と、
   前記アナログ部で処理された信号をデジタルで処理するデジタル部と
   を備え、
   前記アナログ部は、離散的に利得を調整する調整部を備え、
   前記デジタル部は、前記アナログ部での離散的な利得の調整を補償するデジタルステップ補償部を備える
   信号処理装置。
2. 前記デジタルステップ補償部は、前記アナログ部で利得が急峻に変換する過渡的なステップに応答し、前記過渡応答の逆特性で補償する
   請求項１に記載の信号処理装置。
3. 前記デジタルステップ補償部は、前記調整部で調整される利得の幅よりも小さい幅での利得の調整を行う
   請求項１に記載の信号処理装置。
4. 前記調整部と前記デジタルステップ補償部の利得を制御する利得制御部と、
   前記信号の信号レベルを検波し、所定の閾値との比較結果を出力するオーバーロードデテクタ部と
   をさらに備え、
   前記利得制御部は、前記オーバーロードデテクタ部からの前記比較結果に基づき、前記利得を制御する
   請求項１に記載の信号処理装置。
5. 前記オーバーロードデテクタ部は、第１の閾値と、前記第１の閾値よりも大きい値である第２の閾値を有し、
   前記利得制御部は、前記比較結果が、前記信号レベルが第１の閾値より大きく、第２の閾値よりも小さい場合、その時点で設定されている前記利得を維持する制御を行う
   請求項４に記載の信号処理装置。
6. 前記オーバーロードデテクタ部は、前記調整部からの信号の信号レベルを検波し、
   前記利得制御部は、前記調整部の利得を制御する
   請求項４に記載の信号処理装置。
7. 前記利得制御部は、ヒステリシスを有する
   請求項４に記載の信号処理装置。
8. 前記利得制御部は、前記アナログ部で必要とされる利得が上がったときと下がったときとでは、異なる制御を行う
   請求項４に記載の信号処理装置。
9. 前記利得制御部は、ＬＵＴ（Look-Up-Table）を備え、
   前記アナログ部での離散的な利得のばらつきを、前記ＬＵＴを参照して補正する
   請求項４に記載の信号処理装置。
10. 前記ＬＵＴは、テスト信号を入力したときに前記利得制御部で測定される値を格納することで作成される
    請求項９に記載の信号処理装置。
11. 前記調整部は、ＬＮＡ（Low Noise Amplifier）と可変アッテネータから構成される
    請求項４に記載の信号処理装置。
12. 前記可変アッテネータは、複数備えられ、
    前記利得制御部は、前記ＬＮＡ、前記複数の可変アッテネータのそれぞれの利得を制御する
    請求項１１に記載の信号処理装置。
13. 前記ＬＮＡは、２値、またはそれ以上の階調で離散的に利得を設定する
    請求項１１に記載の信号処理装置。
14. 前記可変アッテネータは、離散的に利得を設定し、その幅は、一定またはステップ毎に異なる幅である
    請求項１１に記載の信号処理装置。
15. 前記利得制御部は、前記アナログ部で必要とされる利得を上げる場合、前記可変アッテネータの利得を下げた後、前記ＬＮＡの利得を上げ、前記アナログ部で必要とされる利得を下げる場合、前記ＬＮＡの利得を下げた後、前記可変アッテネータの利得を上げる
    請求項１１に記載の信号処理装置。
16. 取得された信号をアナログで処理するアナログ部と、
    前記アナログ部で処理された信号をデジタルで処理するデジタル部と
    を備える信号処理装置の信号処理方法であり、
    前記アナログ部において、離散的に利得を調整し、
    前記デジタル部において、前記アナログ部での離散的な利得の調整を補償するデジタルステップ補償を行う
    信号処理方法。
17. 取得された信号をアナログで処理するアナログ部と、
    前記アナログ部で処理された信号をデジタルで処理するデジタル部と
    を備える信号処理装置を制御するコンピュータに、
    前記アナログ部において、離散的に利得を調整し、
    前記デジタル部において、前記アナログ部での離散的な利得の調整を補償するデジタルステップ補償を行う
    処理をコンピュータに実行させるためのプログラム。

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