JP3163624B2 - ビデオ信号ディジタルデータ抽出器 - Google Patents
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- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
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- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- H04N7/0355—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for discrimination of the binary level of the digital data, e.g. amplitude slicers
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- Television Systems (AREA)
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、一般にTVチャネルに伝送されたディジタル
信号の受信に関するものである。
信号の受信に関するものである。
（従来の技術） 従来、多くのシステムはディジタルデータを伝送する
ために既存のTV放送ネットワークを用いている。例え
ば、メッセージを伝送するためのシステムや、アクチュ
エータをトリガーするためのシステムを挙げることがで
き、例えば自動式ビデオテープレコーダはTV番組のはじ
まりと共にスタートする。
ために既存のTV放送ネットワークを用いている。例え
ば、メッセージを伝送するためのシステムや、アクチュ
エータをトリガーするためのシステムを挙げることがで
き、例えば自動式ビデオテープレコーダはTV番組のはじ
まりと共にスタートする。
一般に、ディジタル信号はTV信号のフレーム帰線周期
の間に存在している自由時間周期内に放出されている。
の間に存在している自由時間周期内に放出されている。
TV受像機は通常、同じフレーム帰線周期をもつものと
仮定する。従って、TV受像機はディジタル信号が出現可
能な間にウィンドウを少なくともほぼ確立することが可
能である。より詳細には、各フレーム帰線周期の間に２
つのウィンドウが形成される。第１のウィンドウは１と
０の交互の連続によって構成された注入信号が現れる間
に形成され、第２のウィンドウは所望のデータ信号が現
れる間に形成される。
仮定する。従って、TV受像機はディジタル信号が出現可
能な間にウィンドウを少なくともほぼ確立することが可
能である。より詳細には、各フレーム帰線周期の間に２
つのウィンドウが形成される。第１のウィンドウは１と
０の交互の連続によって構成された注入信号が現れる間
に形成され、第２のウィンドウは所望のデータ信号が現
れる間に形成される。
ディジタルデータを検波する（あるいは抽出する）た
めに、各入力データクロックサイクルにおいて、ディジ
タルデータのレベルがハイレベルかロウレベルか（“1"
か“0"か）どうかによって決定することが必要である。
すなわち、その入力データと１つか（２つ）の決定閾値
とを比較することが必要である。一方、この比較はその
入力データのクロックサイクルの間の適当な時間に行わ
れる。すなわち、クロック位相を調整することが必要で
ある。
めに、各入力データクロックサイクルにおいて、ディジ
タルデータのレベルがハイレベルかロウレベルか（“1"
か“0"か）どうかによって決定することが必要である。
すなわち、その入力データと１つか（２つ）の決定閾値
とを比較することが必要である。一方、この比較はその
入力データのクロックサイクルの間の適当な時間に行わ
れる。すなわち、クロック位相を調整することが必要で
ある。
第１図に従来の装置（デバイス）の概略構成を示す。
入力信号VINはコンパレータ１の第１入力に供給され、
コンパレータ１の第２入力は閾値電圧VTに接続されてい
る。コンパレータ１の出力はディジタルデータ速度（レ
ート）に相当するクロックf0によって動作されたフリッ
プフロップ２に接続されている。
入力信号VINはコンパレータ１の第１入力に供給され、
コンパレータ１の第２入力は閾値電圧VTに接続されてい
る。コンパレータ１の出力はディジタルデータ速度（レ
ート）に相当するクロックf0によって動作されたフリッ
プフロップ２に接続されている。
この分析はビデオ信号に加えられた可変の寄生パルス
のために微妙である。第2A図はウィンドウW1の間に０と
１の交互の連続、ウィンドウW2の間にディジタルワー
ド、例えば111100111000…を含む典型的なディジタル信
号を示す図である。第2B図及び第2C図に図示したよう
に、コンパレータ１に到達している信号は第2A図の理想
的な信号ではなく、送信のときに意図的に帯域を制限さ
れ、伝送によって妨害をうけた信号である。
のために微妙である。第2A図はウィンドウW1の間に０と
１の交互の連続、ウィンドウW2の間にディジタルワー
ド、例えば111100111000…を含む典型的なディジタル信
号を示す図である。第2B図及び第2C図に図示したよう
に、コンパレータ１に到達している信号は第2A図の理想
的な信号ではなく、送信のときに意図的に帯域を制限さ
れ、伝送によって妨害をうけた信号である。
一方では、第2B図と第2C図との比較によって示されて
いるように、ディジタルデータの振幅は重要な比の範囲
内で変化することが可能である。そしてそのディジタル
データの振幅の比は普通１から４の範囲である。通常
は、ビデオ信号入力受像機の利得はフレーム間のビデオ
信号の平均振幅に制御されている。このように、この利
得は暗い画像の場合（第2C図の場合）にハイレベルであ
り、明るい画像の場合（第2B図の場合）にロウレベルで
ある。
いるように、ディジタルデータの振幅は重要な比の範囲
内で変化することが可能である。そしてそのディジタル
データの振幅の比は普通１から４の範囲である。通常
は、ビデオ信号入力受像機の利得はフレーム間のビデオ
信号の平均振幅に制御されている。このように、この利
得は暗い画像の場合（第2C図の場合）にハイレベルであ
り、明るい画像の場合（第2B図の場合）にロウレベルで
ある。
他方では、信号の位相と振幅は、TV入力でフィルタリ
ングや調整不良によって妨害をうける。また、同様にエ
コー受信や他の寄生パルスによっても妨害をうける。
ングや調整不良によって妨害をうける。また、同様にエ
コー受信や他の寄生パルスによっても妨害をうける。
最後に、伝送信号に伴っているランダム雑音は重要で
ある。
ある。
結果として、入力信号VINと比較されている閾値電圧V
Tは入力信号振幅の関数として調整されなければならな
い。そのレベルVTは入力信号のピーク振幅の半分とほと
んど同一の値に調整されていることが望ましい。そのと
き、雑音に関係する変動は回避される。他方、検出はノ
イズの影響を少なくするために、１と０の時間継続期間
のほぼ真中で行われていることが望ましい。
Tは入力信号振幅の関数として調整されなければならな
い。そのレベルVTは入力信号のピーク振幅の半分とほと
んど同一の値に調整されていることが望ましい。そのと
き、雑音に関係する変動は回避される。他方、検出はノ
イズの影響を少なくするために、１と０の時間継続期間
のほぼ真中で行われていることが望ましい。
先行技術において、この問題を解決するため、アナロ
グ、又はディジタル型のアプローチが採用された。通常
のアナログ型のアプローチは、低域フィルタを通過後、
続いて検出レベルを供給するためにコンデンサにピーク
レベルを蓄えることにある。最大及び最小データレベル
を検出し、その最大及び最小データレベルをコンデンサ
に蓄え、また、それらの和の半分を加えることも可能で
ある。位相を決定するために、通常コンデンサによって
蓄えられている種々の参照値の位相がロックされたルー
プ（PLLループ）を用いている。
グ、又はディジタル型のアプローチが採用された。通常
のアナログ型のアプローチは、低域フィルタを通過後、
続いて検出レベルを供給するためにコンデンサにピーク
レベルを蓄えることにある。最大及び最小データレベル
を検出し、その最大及び最小データレベルをコンデンサ
に蓄え、また、それらの和の半分を加えることも可能で
ある。位相を決定するために、通常コンデンサによって
蓄えられている種々の参照値の位相がロックされたルー
プ（PLLループ）を用いている。
（発明が解決しようとする課題） 上記従来のこれらのアナログ型のアプローチの問題点
はよく知られている。すなわち、その構成要素の値は、
正確な調整を必要とする。信号は雑音に対して敏感であ
り、信号内容に依存しているので、それらの値の蓄積は
微妙である。最後に、それらのアプローチはPLL発振器
のために、複数の高い値のコンデンサと１つのインダク
タンスの使用を必要とする。それらの構成は集積化可能
ではなく、外部の構成のために集積回路接合パッドを備
えることが必要である。
はよく知られている。すなわち、その構成要素の値は、
正確な調整を必要とする。信号は雑音に対して敏感であ
り、信号内容に依存しているので、それらの値の蓄積は
微妙である。最後に、それらのアプローチはPLL発振器
のために、複数の高い値のコンデンサと１つのインダク
タンスの使用を必要とする。それらの構成は集積化可能
ではなく、外部の構成のために集積回路接合パッドを備
えることが必要である。
従来のディジタル型のアプローチはアナログ−ディジ
タル変換器（ADC）を用いて入力信号をディジタル的に
変換することにある。そのとき、その入力信号は種々の
方法（相関、ディジタルフィルタリング、エコー相殺
等）でディジタル的に処理される。このアプローチは、
集積化が可能であるという利点を有する反面、上記ADC
は通常TVフィールドの中で約数MHzという入力信号周波
数に関して高周波で操作しなければならない欠点を有す
る。さらに、一般に相対的に複雑であり、重要なシリコ
ン表面積を占めるディジタル乗算器等の回路を提供する
ことが必要である。
タル変換器（ADC）を用いて入力信号をディジタル的に
変換することにある。そのとき、その入力信号は種々の
方法（相関、ディジタルフィルタリング、エコー相殺
等）でディジタル的に処理される。このアプローチは、
集積化が可能であるという利点を有する反面、上記ADC
は通常TVフィールドの中で約数MHzという入力信号周波
数に関して高周波で操作しなければならない欠点を有す
る。さらに、一般に相対的に複雑であり、重要なシリコ
ン表面積を占めるディジタル乗算器等の回路を提供する
ことが必要である。
本発明の目的は、このような従来の問題点を解決し、
特に実現が簡単なTV信号内のディジタルデータ抽出器を
提供することにあり、かつ、集積化可能な構成物を提供
することにある。
特に実現が簡単なTV信号内のディジタルデータ抽出器を
提供することにあり、かつ、集積化可能な構成物を提供
することにある。
（課題を解決するための手段） 上記目的を達成するため、本発明の特徴は第１の入力
（VIN）へ第１の決定周波数（f0）で注入された０と１
のバーストの後にビデオチャネルを通して上記第１の決
定周波数（f0）で伝送されたディジタルデータの抽出器
であって、入力信号と閾値レベルとを比較するためのコ
ンパレータと、上記第１の決定周波数（f0）の倍数の第
２の周波数（F0）を供給する手段と、バーストの継続期
間の間に動作する前記閾値レベルを供給する手段とを有
し、該閾値レベルを供給する手段は、上記倍数の第２の
周波数（F0）で動作し上記コンパレータの出力に接続さ
れた入力をアップダウンカウントするアップダウンカウ
ンタ（12）と、該アップダウンカウンタの出力を受信
し、上記閾値レベル（VT）を供給するディジタル−アナ
ログ変換器（16）とを有し、上記コンパレータ出力はエ
ッジ検出器（24）に接続され、該エッジ検出器は、前記
バーストの期間中、上記倍数の第２の周波数（F0）を、
第２の周波数F0と第１の周波数f0の比に等しいＮで割る
割算器（20）に作用して、前記コンパレータ出力に結合
するフリップフロップ（２）に前記第１の周波数（f0）
で所望の位相関係のクロック信号を供給するビデオ信号
ディジタルデータ抽出器にある。
（VIN）へ第１の決定周波数（f0）で注入された０と１
のバーストの後にビデオチャネルを通して上記第１の決
定周波数（f0）で伝送されたディジタルデータの抽出器
であって、入力信号と閾値レベルとを比較するためのコ
ンパレータと、上記第１の決定周波数（f0）の倍数の第
２の周波数（F0）を供給する手段と、バーストの継続期
間の間に動作する前記閾値レベルを供給する手段とを有
し、該閾値レベルを供給する手段は、上記倍数の第２の
周波数（F0）で動作し上記コンパレータの出力に接続さ
れた入力をアップダウンカウントするアップダウンカウ
ンタ（12）と、該アップダウンカウンタの出力を受信
し、上記閾値レベル（VT）を供給するディジタル−アナ
ログ変換器（16）とを有し、上記コンパレータ出力はエ
ッジ検出器（24）に接続され、該エッジ検出器は、前記
バーストの期間中、上記倍数の第２の周波数（F0）を、
第２の周波数F0と第１の周波数f0の比に等しいＮで割る
割算器（20）に作用して、前記コンパレータ出力に結合
するフリップフロップ（２）に前記第１の周波数（f0）
で所望の位相関係のクロック信号を供給するビデオ信号
ディジタルデータ抽出器にある。
好ましくは、上記ディジタル−アナログ変換器（16）
は指数関数形である。
は指数関数形である。
好ましくは、上記コンパレータ出力は多数決検出形
（6,8）のディジタルフィルタに接続される。
（6,8）のディジタルフィルタに接続される。
本発明による回路の利点は、回路構成が簡単であり、
特に上述の倍数の周波数は上記データ速度より４〜６倍
だけ速くできるという事実に基づいている。さらに、以
下の例に示すように、上記アップダウンカウンタとDAC
は少ないビット数を含む装置ででき相対的に正確な閾値
レベルを供給している間に小さなシリコン表面を占め
る。
特に上述の倍数の周波数は上記データ速度より４〜６倍
だけ速くできるという事実に基づいている。さらに、以
下の例に示すように、上記アップダウンカウンタとDAC
は少ないビット数を含む装置ででき相対的に正確な閾値
レベルを供給している間に小さなシリコン表面を占め
る。
（実施例） 以下、本発明の一実施例を、図面により詳細に説明す
る。
る。
第３図は本発明の一実施例を示すディジタルデータ抽
出器の構成図である。
出器の構成図である。
第３図において、１はコンパレータ、２はフリップフ
ロップ、４はディジタルフィルタ、６は複数のフリップ
フロップ（例えば、Ｄ形フリップフロップ）、８は多数
決検出論理回路、10は第２のフリップフロップ、12はア
ップダウンカウンタ（U/D Ｃ）、14はNANDゲート、16
はディジタル−アナログ変換器（DAC）、20は割算器、2
2はNANDゲート、24はエッジ検出器である。
ロップ、４はディジタルフィルタ、６は複数のフリップ
フロップ（例えば、Ｄ形フリップフロップ）、８は多数
決検出論理回路、10は第２のフリップフロップ、12はア
ップダウンカウンタ（U/D Ｃ）、14はNANDゲート、16
はディジタル−アナログ変換器（DAC）、20は割算器、2
2はNANDゲート、24はエッジ検出器である。
第１図に示された従来技術のように、コンパレータ１
は第１の入力にディジタルデータからなる信号の電圧V
INを受け、第２の入力に閾値電圧VTを受けている。この
入力電圧は比較されなければならない。コンパレータ１
の出力もディジタルデータの周波数f0で動作させるフリ
ップフロップ２に供給される。コンパレータ１とフリッ
プフロップ２との間には、例えば周波数f0の多数倍の周
波数F0で動作させる複数のＤ形フリップフロップ６の連
続物を有し後者から供給されるディジタルフィルタ４が
挿入されている。いわゆる多数決検出論理回路８はフリ
ップフロップ６の最高数、例えば５個によって供給され
た信号に対応する信号を供給する。
は第１の入力にディジタルデータからなる信号の電圧V
INを受け、第２の入力に閾値電圧VTを受けている。この
入力電圧は比較されなければならない。コンパレータ１
の出力もディジタルデータの周波数f0で動作させるフリ
ップフロップ２に供給される。コンパレータ１とフリッ
プフロップ２との間には、例えば周波数f0の多数倍の周
波数F0で動作させる複数のＤ形フリップフロップ６の連
続物を有し後者から供給されるディジタルフィルタ４が
挿入されている。いわゆる多数決検出論理回路８はフリ
ップフロップ６の最高数、例えば５個によって供給され
た信号に対応する信号を供給する。
閾値電圧VTはコンパレータ１の出力に接続されクロッ
ク周波数F0で動作する第２のフリップフロップを含んで
いるループによって供給される。アップダウンカウンタ
（U/D Ｃ）12はフリップフロップ10の出力からの入力
のアップダウンカウントと、NANDゲート14を通して、第
2A図との関連で上述したウィンドウW1の継続期間中にク
ロック信号F0のクロック入力とを受けている。従って、
アップダウンカウンタ（U/D Ｃ）12はこのウィンドウW
1の継続期間の間にのみ動作する。すなわち、上述の各
データ到来の“0"と“1"の交互の初期バースト継続期間
の間である。アップダウンカウンタ（U/D Ｃ）12の出
力は閾値電圧VTに相当するアナログ出力であるDAC16に
接続されている。
ク周波数F0で動作する第２のフリップフロップを含んで
いるループによって供給される。アップダウンカウンタ
（U/D Ｃ）12はフリップフロップ10の出力からの入力
のアップダウンカウントと、NANDゲート14を通して、第
2A図との関連で上述したウィンドウW1の継続期間中にク
ロック信号F0のクロック入力とを受けている。従って、
アップダウンカウンタ（U/D Ｃ）12はこのウィンドウW
1の継続期間の間にのみ動作する。すなわち、上述の各
データ到来の“0"と“1"の交互の初期バースト継続期間
の間である。アップダウンカウンタ（U/D Ｃ）12の出
力は閾値電圧VTに相当するアナログ出力であるDAC16に
接続されている。
所望のデータを供給している第１のフリップフロップ
２のサンプリング信号f0は、Ｎ（F0＝Nf0）による割算
器20によって供給されている。この割算器20はクロック
周波数F0を受信しNANDゲート22の出力によってリセット
される。このNANDゲート22は第１の入力としてウィンド
ウ信号W1を受信し、第２の入力としてエッジ検出器24を
通してディジタルフィルタ４の出力を受信する。
２のサンプリング信号f0は、Ｎ（F0＝Nf0）による割算
器20によって供給されている。この割算器20はクロック
周波数F0を受信しNANDゲート22の出力によってリセット
される。このNANDゲート22は第１の入力としてウィンド
ウ信号W1を受信し、第２の入力としてエッジ検出器24を
通してディジタルフィルタ４の出力を受信する。
ウィンドウW1の継続期間の間のこの回路の動作は、第
４図に関係が説明されている。この第４図は一方ではウ
ィンドウW1の間の入力信号VINの形状、他方ではウィン
ドウW2の間に使用される信号VTの確立を可能とするDAC1
6（図中、16参照）の出力を示している。DAC16の初期出
力値はV0に等しいと仮定する。この値は低い値となるよ
うに図示されている。この値V0と値VINとの比較は増加
する信号16の第１の正の半周期の間に起こる。コンパレ
ータ１はVINがV0より高いかどうかを決定し、フリップ
フロップ10はアップダウンカウンタ（U/D Ｃ）12をア
ップカウントの方向に動作させる。従って、DAC16は周
波数F0でステップ増加電圧を供給する。このとき、この
電圧は負の半周期等の間に減少する。DAC16の出力は実
質上信号VINに対応する正弦波の中央値より低い限り
は、増加段階は減少段階より長い。そのとき、この出力
は、平均値のまわりを変化し、増加段階は減少段階とほ
とんど同じ継続期間を持っている。従って、ウィンドウ
W1の端で実質上平均正弦波値に等しいDAC16の出力値を
得る。
４図に関係が説明されている。この第４図は一方ではウ
ィンドウW1の間の入力信号VINの形状、他方ではウィン
ドウW2の間に使用される信号VTの確立を可能とするDAC1
6（図中、16参照）の出力を示している。DAC16の初期出
力値はV0に等しいと仮定する。この値は低い値となるよ
うに図示されている。この値V0と値VINとの比較は増加
する信号16の第１の正の半周期の間に起こる。コンパレ
ータ１はVINがV0より高いかどうかを決定し、フリップ
フロップ10はアップダウンカウンタ（U/D Ｃ）12をア
ップカウントの方向に動作させる。従って、DAC16は周
波数F0でステップ増加電圧を供給する。このとき、この
電圧は負の半周期等の間に減少する。DAC16の出力は実
質上信号VINに対応する正弦波の中央値より低い限り
は、増加段階は減少段階より長い。そのとき、この出力
は、平均値のまわりを変化し、増加段階は減少段階とほ
とんど同じ継続期間を持っている。従って、ウィンドウ
W1の端で実質上平均正弦波値に等しいDAC16の出力値を
得る。
従って、初期調整バーストの間に入力信号の平均値に
実質上等しい閾値電圧VTを確立しているという問題は本
発明を用いれば、非常に簡単な方法で解決される。
実質上等しい閾値電圧VTを確立しているという問題は本
発明を用いれば、非常に簡単な方法で解決される。
信号f0の位相を順に調整することも必要である。ま
た、データ抽出の間に、受信された信号の最小または最
大付近で、すなわち、実質上これらの継続期間の中央で
データ抽出を実行することも必要である。この目的を達
成するため、本発明はＮによる割算器20のリセット入力
のためのNANDゲート22を通して接続されたエッジ検出器
24を用いている。従って、Ｎによる割算器20はディジタ
ルフィルタ４によってフィルタをかけられたように、コ
ンパレータ１の出力の０か１への各遷移における周波数
再調整を用い、上記周波数F0から上記周波数f0を供給す
る。ディジタルフィルタ４の特性を斟酌している間、固
有の位相信号を得るためのリセットに関して周波数F0の
十分な数のステップによってシフトされたカウンタ出力
を取ることは十分である。
た、データ抽出の間に、受信された信号の最小または最
大付近で、すなわち、実質上これらの継続期間の中央で
データ抽出を実行することも必要である。この目的を達
成するため、本発明はＮによる割算器20のリセット入力
のためのNANDゲート22を通して接続されたエッジ検出器
24を用いている。従って、Ｎによる割算器20はディジタ
ルフィルタ４によってフィルタをかけられたように、コ
ンパレータ１の出力の０か１への各遷移における周波数
再調整を用い、上記周波数F0から上記周波数f0を供給す
る。ディジタルフィルタ４の特性を斟酌している間、固
有の位相信号を得るためのリセットに関して周波数F0の
十分な数のステップによってシフトされたカウンタ出力
を取ることは十分である。
第３図に関して本発明で用いた各構成回路は、当業者
に対して慣用的なものである。
に対して慣用的なものである。
コンパレータ１について言えば、第５図に図示された
ように、コンパレータ１として自動ゼロコンパレータを
用いることが可能である。この自動ゼロコンパレータは
コンデンサＣと、増幅用インバータ30と、入力VINと第
１のコンデンサ端子との間に接続された第１のスイッチ
31と同様に、入力VTと第１のコンデンサ端子との間に接
続された第２のスイッチ32と、増幅用インバータ30と並
列に接続された第３のスイッチ33とから構成される。こ
れらのスイッチ32と33はクロック周期F0の第１の位相φ
１の間に一枚加わっており、スイッチ31はクロック周期
F0の第２の位相φ２の間に一枚加わっている。知っての
とおり、この回路はコンパレータオフセットに関連した
欠点を回避することを可能とする。
ように、コンパレータ１として自動ゼロコンパレータを
用いることが可能である。この自動ゼロコンパレータは
コンデンサＣと、増幅用インバータ30と、入力VINと第
１のコンデンサ端子との間に接続された第１のスイッチ
31と同様に、入力VTと第１のコンデンサ端子との間に接
続された第２のスイッチ32と、増幅用インバータ30と並
列に接続された第３のスイッチ33とから構成される。こ
れらのスイッチ32と33はクロック周期F0の第１の位相φ
１の間に一枚加わっており、スイッチ31はクロック周期
F0の第２の位相φ２の間に一枚加わっている。知っての
とおり、この回路はコンパレータオフセットに関連した
欠点を回避することを可能とする。
第６図は、第３図のDAC16の構成例を示す図である。D
AC16は、第６図に示すように、デコード回路40を有し、
このデコード回路40はアップダウンカウンタ12の出力を
受信し、分割された橋絡（ブリッジ）42のスイッチ群41
を制御する。より好ましくは、分割された橋絡42は指数
関数形から成り、すなわちレジスタ群が連続値r,ar,a
2r,a3r…を有している。従って、DAC16の出力方形波は
たとえ後者が上述したように広範囲内に変わるとして
も、急速に電圧値VINに適合させられる。
AC16は、第６図に示すように、デコード回路40を有し、
このデコード回路40はアップダウンカウンタ12の出力を
受信し、分割された橋絡（ブリッジ）42のスイッチ群41
を制御する。より好ましくは、分割された橋絡42は指数
関数形から成り、すなわちレジスタ群が連続値r,ar,a
2r,a3r…を有している。従って、DAC16の出力方形波は
たとえ後者が上述したように広範囲内に変わるとして
も、急速に電圧値VINに適合させられる。
実際上の実施において、クロックバーストの継続期間
は16周期、すなわち、０と１の８交互サイクルである。
従って、検出システムは８サイクル以内で信号レベルを
見つけるために十分速くなければならない。入力信号周
波数は約7MHzである。もしＮ＝６であれば、そのときF0
＝42MHzであり、DAC16は16指数法則レベルと、６ビット
の容量を持つアップダウンカウンタ（U/D Ｃ）12と、D
AC16に接続されている４以上を示すビットのみを含む。
は16周期、すなわち、０と１の８交互サイクルである。
従って、検出システムは８サイクル以内で信号レベルを
見つけるために十分速くなければならない。入力信号周
波数は約7MHzである。もしＮ＝６であれば、そのときF0
＝42MHzであり、DAC16は16指数法則レベルと、６ビット
の容量を持つアップダウンカウンタ（U/D Ｃ）12と、D
AC16に接続されている４以上を示すビットのみを含む。
好ましくは、第４図に示したのとは違い、アップダウ
ンカウンタ12の出力初期値V0は低く、そのカウンタ12は
その値の半分に初期設定されている。だから、そのカウ
ンタ12は周波数F0で32周期以内、すなわち、クロック周
期の1/3以内に極値に急速に到達する。
ンカウンタ12の出力初期値V0は低く、そのカウンタ12は
その値の半分に初期設定されている。だから、そのカウ
ンタ12は周波数F0で32周期以内、すなわち、クロック周
期の1/3以内に極値に急速に到達する。
好ましくは、DAC16の指数変化法則は入力信号の極値
間のレベルの数が信号の振幅に関係ないように計算され
ている。従って、システムの動作は、クロックバースト
の間にビデオ信号の平均振幅の関数と同じように変化す
るアップダウンカウンタ12の平均レベルのみと同じく一
定である。
間のレベルの数が信号の振幅に関係ないように計算され
ている。従って、システムの動作は、クロックバースト
の間にビデオ信号の平均振幅の関数と同じように変化す
るアップダウンカウンタ12の平均レベルのみと同じく一
定である。
本発明の他の有利な点、公知の集積回路技術を用いて
非常に簡単に実施可能な回路の形により当業者によって
容易に製作されることである。
非常に簡単に実施可能な回路の形により当業者によって
容易に製作されることである。
（発明の効果） 以上説明したように、本発明によれば、回路構成が簡
単で、初期調整バーストの間に入力信号の平均値に実質
上等しい閾値電圧VTを得ることができる。また、データ
抽出器DAC、アップダウンカウンタ、フリップフロッ
プ、ディジタルフィルタ、エッジ検出器、NANDゲート、
割算器を追加して構成したので、集積回路技術を用いて
簡単に集積化可能となる。
単で、初期調整バーストの間に入力信号の平均値に実質
上等しい閾値電圧VTを得ることができる。また、データ
抽出器DAC、アップダウンカウンタ、フリップフロッ
プ、ディジタルフィルタ、エッジ検出器、NANDゲート、
割算器を追加して構成したので、集積回路技術を用いて
簡単に集積化可能となる。
第１図は従来技術の状態を説明するための図、 第2A図〜第2C図は従来の遭遇する問題を明示するための
図、 第３図は本発明によるデータ抽出回路を図式的に示す
図、 第４図は動作を示した第３図のデータ抽出回路の種々の
位置での信号を示す図、 第５図は本発明によって使用可能な典型的なコンパレー
タの構成を示す図、 第６図は本発明によって使用可能な典型的なDACの構成
を示す図である。 １……コンパレータ ２……フリップフロップ ４……ディジタルフィルタ ６……フリップフロップ ８……多数決検出論理回路 10……フリップフロップ 12……アップダウンカウンタ（U/D Ｃ） 14……NANDゲート 16……ディジタル−アナログ変換器（DAC） 20……割算器 22……NANDゲート 24……エッジ検出器 30……インバータ 31、32、33……スイッチ 40……デコード回路 41……スイッチ群 42……橋絡
図、 第３図は本発明によるデータ抽出回路を図式的に示す
図、 第４図は動作を示した第３図のデータ抽出回路の種々の
位置での信号を示す図、 第５図は本発明によって使用可能な典型的なコンパレー
タの構成を示す図、 第６図は本発明によって使用可能な典型的なDACの構成
を示す図である。 １……コンパレータ ２……フリップフロップ ４……ディジタルフィルタ ６……フリップフロップ ８……多数決検出論理回路 10……フリップフロップ 12……アップダウンカウンタ（U/D Ｃ） 14……NANDゲート 16……ディジタル−アナログ変換器（DAC） 20……割算器 22……NANDゲート 24……エッジ検出器 30……インバータ 31、32、33……スイッチ 40……デコード回路 41……スイッチ群 42……橋絡
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 7/025 - 7/088
Claims (3)
- 【請求項１】第１の入力（VIN）へ第１の決定周波数（f
0）で注入された０と１のバーストの後にビデオチャネ
ルを通して上記第１の決定周波数（f0）で伝送されたデ
ィジタルデータの抽出器であって、 入力信号と閾値レベルとを比較するためのコンパレータ
と、 上記第１の決定周波数（f0）の倍数の第２の周波数
（F0）を供給する手段と、 バーストの継続期間の間に動作する前記閾値レベルを供
給する手段とを有し、 該閾値レベルを供給する手段は、 上記倍数の第２の周波数（F0）で動作し上記コンパレー
タの出力に接続された入力をアップダウンカウントする
アップダウンカウンタ（12）と、 該アップダウンカウンタの出力を受信し、上記閾値レベ
ル（VT）を供給するディジタル−アナログ変換器（16）
とを有し、 上記コンパレータ出力はエッジ検出器（24）に接続さ
れ、該エッジ検出器は、前記バーストの期間中、上記倍
数の第２の周波数（F0）を、第２の周波数F0と第１の周
波数f0の比に等しいＮで割る割算器（20）に作用して、
前記コンパレータ出力に結合するフリップフロップ
（２）に前記第１の周波数（f0）で所望の位相関係のク
ロック信号を供給することを特徴とするビデオ信号ディ
ジタルデータの抽出器。 - 【請求項２】上記ディジタル−アナログ変換器（16）は
指数関数形であることを特徴とする請求項１記載のビデ
オ信号ディジタルデータの抽出器。 - 【請求項３】上記コンパレータ出力は多数決検出形（6,
8）のディジタルフィルタに接続されたことを特徴とす
る請求項１記載のビデオ信号ディジタルデータの抽出
器。
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|---|---|---|---|
| FR8913171A FR2652697A1 (fr) | 1989-10-03 | 1989-10-03 | Extracteur de donnees numeriques dans un signal video. |
| FR8913171 | 1989-10-03 |
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| Publication Number | Publication Date |
|---|---|
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ID=9386219
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| KR (1) | KR910009086A (ja) |
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| FR (1) | FR2652697A1 (ja) |
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| JP2917519B2 (ja) * | 1991-03-25 | 1999-07-12 | 松下電器産業株式会社 | データスライス回路 |
| JPH0537819A (ja) * | 1991-07-31 | 1993-02-12 | Matsushita Electric Ind Co Ltd | 振幅制御回路 |
| DE4133765C1 (ja) * | 1991-10-11 | 1992-10-22 | Siemens Ag, 8000 Muenchen, De | |
| US5301023A (en) * | 1991-10-18 | 1994-04-05 | Zenith Electronics Corp. | Data slicing system |
| KR100290203B1 (ko) * | 1992-03-11 | 2001-05-15 | 크리트먼 어윈 엠 | 보조 비디오 데이타 슬라이서 |
| US5371545A (en) * | 1992-03-11 | 1994-12-06 | Thomson Consumer Electronics, Inc. | Auxiliary video data slicer with adjustable window for detecting the run in clock |
| US5463423A (en) * | 1992-03-11 | 1995-10-31 | Thomson Consumer Electronics, Inc. | Auxiliary video data detector and data slicer |
| DE69226943T2 (de) * | 1992-06-01 | 1999-02-11 | Thomson Multimedia, Boulogne, Cedex | Zusatzvideodatentrenner |
| GB9219505D0 (en) * | 1992-09-15 | 1992-10-28 | Thomson Consumer Electronics | Bias control apparatus for a data slicer in an auxiliary video information decoder |
| US5666167A (en) * | 1992-09-15 | 1997-09-09 | Thomson Consumer Electronics, Inc. | Bias control apparatus for a data slicer in an auxiliary video information decoder |
| KR0164563B1 (ko) * | 1993-07-23 | 1999-03-20 | 김광호 | 데이타 분리 회로 |
| FR2728409B1 (fr) * | 1994-12-16 | 1997-03-14 | Sgs Thomson Microelectronics | Circuit de restitution de bits transmis de maniere asynchrone |
| FR2731125B1 (fr) * | 1995-02-28 | 1997-05-16 | Sgs Thomson Microelectronics | Circuit de traitement d'un signal asynchrone presentant periodiquement des salves de synchronisation |
| DE19820909A1 (de) * | 1998-05-09 | 1999-11-25 | Thomson Brandt Gmbh | Datenaufbereitungseinrichtung |
| JP3207392B2 (ja) * | 1998-09-11 | 2001-09-10 | 沖電気工業株式会社 | データ格納制御回路 |
| KR100399532B1 (ko) * | 1999-02-19 | 2003-09-26 | 양형칠 | 약액주입공법 |
| US6828828B2 (en) * | 2001-08-03 | 2004-12-07 | Hewlett-Packard Development Company, L.P. | Dynamic control of switching reference voltage |
| US7639469B2 (en) * | 2005-01-25 | 2009-12-29 | Linear Technology Corporation | Power sourcing equipment having auto-zero circuit for determining and controlling output current |
| KR20110028712A (ko) * | 2009-09-14 | 2011-03-22 | 삼성전자주식회사 | 전압 범위 판단 회로 |
Family Cites Families (10)
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|---|---|---|---|---|
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| FR2462073A1 (fr) * | 1979-07-17 | 1981-02-06 | Thomson Csf | Procede et dispositif pour l'extraction de donnees numeriques en presence de bruit et de distorsions |
| JPS56157124A (en) * | 1980-05-07 | 1981-12-04 | Toshiba Corp | Waveform shaping circuit |
| JPS598485A (ja) * | 1982-07-05 | 1984-01-17 | Matsushita Electric Ind Co Ltd | 文字多重放送受信機 |
| JPS6018079A (ja) * | 1983-07-12 | 1985-01-30 | Toshiba Corp | サンプリングパルス発生回路 |
| DE3374511D1 (en) * | 1983-12-07 | 1987-12-17 | Itt Ind Gmbh Deutsche | Data slicer circuit for separating and regenerating digital teletext signals |
| JPS60163528A (ja) * | 1984-02-06 | 1985-08-26 | Matsushita Electric Ind Co Ltd | デ−タ打抜き回路 |
| JPS6143886A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | デ−タ識別回路 |
| EP0307512B1 (de) * | 1987-09-08 | 1992-07-22 | Deutsche ITT Industries GmbH | Digitale Daten-Slicer-Schaltung für Teletextsignale |
| US4858067A (en) * | 1987-11-18 | 1989-08-15 | Crl Electronics, Inc. | Modular electronic control housing assembly |
-
1989
- 1989-10-03 FR FR8913171A patent/FR2652697A1/fr active Pending
-
1990
- 1990-09-27 KR KR1019900015417A patent/KR910009086A/ko not_active Application Discontinuation
- 1990-10-01 DE DE69015757T patent/DE69015757T2/de not_active Expired - Fee Related
- 1990-10-01 EP EP90420424A patent/EP0421897B1/fr not_active Expired - Lifetime
- 1990-10-02 US US07/591,512 patent/US5136382A/en not_active Ceased
- 1990-10-03 JP JP26397590A patent/JP3163624B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-26 US US08/280,730 patent/USRE36749E/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5136382A (en) | 1992-08-04 |
| DE69015757D1 (de) | 1995-02-16 |
| DE69015757T2 (de) | 1995-07-27 |
| EP0421897A1 (fr) | 1991-04-10 |
| FR2652697A1 (fr) | 1991-04-05 |
| EP0421897B1 (fr) | 1995-01-04 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |