DE19820909A1 - Datenaufbereitungseinrichtung - Google Patents

Datenaufbereitungseinrichtung

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Abstract

Die Erfindung betrifft eine Datenaufbereitungseinrichtung zur Wiedergewinnung digitaler Daten, die in einem analogen übertragenen Signal empfangen werden. DOLLAR A Erfindungsgemäß wird das empfangene Signal digitalisiert und eine Schwelle in einem Schwellenwertschätzer bestimmt. Die Störungen des Kanals werden in einem nachgeschalteten adaptiven Equalizer korrigiert und in einem Bittakt-Generator wird die korrekte Abtastfrequenz und -phase für die Daten einer Zeile erzeugt. DOLLAR A Der Schwellenwertschätzer dient dazu, den Mittelwert eines Eingangssignals jeder Zeile zu bestimmen, welcher dann als optimaler Entscheidungswert für das Abtasten der Datenbits dieser Zeile genommen wird. DOLLAR A Durch die Verwendung eines adaptiven Equalizers können unterschiedliche Arten von Verzerrungen, hervorgerufen durch den Übertragungskanal, korrigiert werden, ohne daß es eines Trainingssignals bedarf. Die erfindungsgemäße Datenaufbereitungseinrichtung ist somit universell für alle z. B. in einem Fernsehsignal vorkommenden digitalen Zusatzsignale verwendbar.

Description

Die Erfindung betrifft eine Datenaufbereitungseinrichtung zur Wiedergewinnung digitaler Daten, die in einem analogen übertragenen Signal empfangen werden.
Stand der Technik
Die mit einem analogen Fernsehsignal übertragenen digitalen Daten wie Teletext, VPS-Signal oder WSS-Signal werden durch den Übertragungskanal, z. B. durch dessen Tiefpasswirkung, verfälscht. In einem Empfänger werden dann die digitalen Daten durch Schwellwertbildung rekonstruiert. Am Ausgang einer konventionellen Datenaufbereitungseinrichtung wird dann ein digitaler Datenstrom bereitgehalten, der einem nachgeschalteten Dekoder zur Fehlerkorrektur, Interpretation der Daten, Gruppierung der Bits zu Bytes zugeführt wird.
Eine konventionelle Datenaufbereitungseinrichtung mit Schwellwertbildung ist nur unzulänglich in der Lage, Verfälschungen durch einen Übertragungskanal zu korrigieren. Es kommt somit im nachgeschalteten Dekoder zur Fehlinterpretation oder eine Dekodierung einzelner Datenabschnitte erfolgt nicht, so daß sichtbare Fehler auf dem Bildschirm dargestellt werden. Die Datenausbeute ist somit abhängig vom Übertragungskanal.
Erfindung
Der Erfindung liegt die Aufgabe zugrunde, eine Datenaufbereitungseinrichtung anzugeben, die eine hohe Datenausbeute bei dem Empfang digitaler Daten in einem analogen Signal über Übertragungskanäle unterschiedlicher Qualität gewährleistet.
Die Erfindung wird durch die im Anspruch 1 angegebenen Merkmale gelöst.
Vorteilhafte Weiterbildungen sind in den Unteransprüchen wiedergegeben.
Erfindungsgemäß wird das empfangene Signal digitalisiert und eine Schwelle in einem Schwellwertschätzer bestimmt. Die Störungen des Kanals werden in einem nachgeschalteten adaptiven Equalizer korrigiert und in einem Bittakt-Generator wird die korrekte Abtastfrequenz und -phase für die Daten einer Zeile erzeugt.
Der Schwellwertschätzer dient dazu, den Mittelwert eines Eingangssignals jeder Zeile zu bestimmen, welcher dann als optimaler Entscheidungswert für das Abtasten der Datenbits dieser Zeile genommen wird.
Durch die Verwendung eines adaptiven Equalizers können unterschiedliche Arten von Verzerrungen, hervorgerufen durch den Übertragungskanal, korrigiert werden, ohne daß es eines Trainingssignals bedarf. Die erfindungsgemäße Datenaufbereitungseinrichtung ist somit universell für alle z. B. in einem Fernsehsignal vorkommenden digitalen Zusatzsignale verwendbar.
Der Bittakt-Generator erzeugt die korrekte Abtastfrequenz zur Wiedergewinnung der Daten und justiert sich selbst bezüglich der optimalen Abtastphase.
Der adaptive Equalizer verbessert die Datenaufbereitungseinrichtung dahingehend, daß sie gegenüber Kanalstörungen unempfindlich wird. Zusätzlich wird vorzugsweise ein Datenratenwandler dem adaptiven Equalizer nachgeschaltet, an dessen Ausgängen die korrekten Datensignale und der korrekte Takt zur Dekodierung der Daten einer Zeile anliegen.
Um den durch den Schwellwertschätzer bereitgestellten Mittelwert für eine Zeile konstant zu halten, kann weiterhin eine Klemmschaltung vorgesehen sein.
Dieser Klemmschaltung kann dann eine Skalierungseinrichtung nachgeschaltet werden, um dem adaptiven Equalizer eine Signalamplitude mit einem geeigneten Dynamikbereich bereit zustellen.
Vorzugsweise kann zusätzlich eine Entscheidungseinrichtung verwendet werden, die nur verarbeitbare Daten für den adaptiven Equalizer freigibt. Diese Entscheidungseinrichtung liefert zudem der Skalierungseinrichtung einen korrekten Teiler und überprüft außerdem den Mittelwert des Schwellwertschätzers, bevor dieser der Klemmschaltung zugeführt wird.
In einer weiteren Ausgestaltung der Erfindung wird ein Schwarzwertschätzer eingesetzt, welcher den Schwarzwert einer jeden Zeile schätzt, welcher dann als Bezugswert für den Schwellwertschätzer sowie für die Entscheidungseinrichtung dient.
Um den Einfluß von Störsignalen zu reduzieren, wird vorzugsweise ein Eingangstiefpaßfilter verwendet.
Zeichnungen
Desweiteren wird ein Ausführungsbeispiel der erfindungsgemäßen Datenaufbereitungseinrichtung anhand der Zeichnungen beschrieben.
Es zeigen:
Fig. 1 eine Datenaufbereitungseinrichtung;
Fig. 2 die Eingangssignalform einer Teletextseite;
Fig. 3 einen Eingangstiefpaßfilter;
Fig. 4 einen Schwarzwertschätzer;
Fig. 5 einen Schwellwertschätzer;
Fig. 6 eine Entscheidungseinrichtung;
Fig. 7 eine Klemmschaltung;
Fig. 8 eine Skalierungseinrichtung;
Fig. 9 einen adaptiven Equalizer;
Fig. 10 Block für die Koeffizientenadaption;
Fig. 11 Detail des adaptiven Equalizers;
Fig. 12 einen Bittakt-Generator;
Fig. 13 einen diskreten Zeitoszillator;
Fig. 14 eine Phasenfehlerabschätzung;
Fig. 15 einen Datenratenwandler.
Ausführungsbeispiele
Fig. 1 zeigt eine schematische Darstellung einer Datenaufbereitungseinrichtung mit einem Eingang IN, dem die digitalisierten Empfangsdaten zugeführt sind, sowie einem Datenausgang TTD und einem Taktausgang TTC.
Die digitalen Eingangsdaten stehen mit 8-Bit-Auflösung bei einer Datenrate von 18 MHz Abtastfrequenz bei PAL/SECAM bzw. 9 MHz bei NTSC zur Verfügung. Der entsprechende A/D-Wandler ist nicht gezeichnet. Die Datenleitungen, die mit einem "*" gekennzeichnet sind, sind vorzeichenlose Datenleitungen.
In einem Register REG1 können abhängig von dem Dekodierergebnis Werte gespeichert werden, die mögliche Bypasswerte für entsprechende Bausteine der Datenaufbereitungseinrichtung darstellen.
So kann mit einem Bypasswert lpdp ein Eingangstiefpaßfilter INLP durch einen Multiplexer M11, mit einem Bypasswert bebp ein Schwarzwertschätzer BLEST durch einen Multiplexer M12, mit einem Wert lebp ein Schwellwertschätzer LVEST durch einen Multiplexer M14, mit einem Wert scbp eine Skalierungseinrichtung SCAL durch einen Multiplexer M15, mit einem Wert eqbp ein adaptiver Equalizer ADEG durch einen Multiplexer M13 umgangen werden. Mit einem Bypasswert adbp kann zeilenweise die Funktion des adaptiven Equalizers ADEG beeinflußt werden, mit einem Bypasswert pcbp die Funktion eines Bittakt-Generators DPLL. Mit einem Wert blk17 werden nicht normgerechte Verwendungen der Fernsehzeilen 17-18 gekennzeichnet und in den letzten 8 Zellen des Registers REG1 der aktuellen Norm entsprechend ein Offset-Wert offset gespeichert.
In einem zweiten Register REG2 kann ein Wert adcns abgelegt werden, der als Adaptionskonstante für den adaptiven Equalizer ADEG dient. Je größer der Wert ist, desto schneller läuft die Adaption.
Mit einem Wert inimd wird ein Initialisierungsmode und mit einem Wert eqmd ein Arbeitsmode des adaptiven Equalizers ADEG festgelegt.
Die Eingangsdaten werden vorzugsweise über den Eingangstiefpaß INLP einem Eingang des Schwellwertschätzers LVEST und gegebenenfalls dem Schwarzwertschätzer BLEST zugeführt.
Eine Zeiteinrichtung TIMING liefert für die Verarbeitung der digitalen Eingangsdaten die notwendigen Verarbeitungstakte. Dazu werden der Zeiteinrichtung TIMING ein horizontales Synchronsignal Hsync, ein Zeilennummernsignal Lineno, ein Informationssignal 116vps, welches gesetzt ist, wenn in einem europäischen TV-System die 16. Zeile eine VPS-Zeile ist, ein Takt sysm, der Wert blk17 und der Offset-Wert offset zugeführt.
Der Offset-Wert offset ist 8 Bit breit und wird benötigt, um mögliche Verzögerungen zwischen dem horizontalen Synchronsignal Hsync und einem Videoeingangssignal an Eingang IN zu kompensieren. Der Offset-Wert offset wird berechnet nach Offset =100-Δ für ein europäisches System oder Offset =50-Δ für ein amerikanisches System. Dabei ist Δ gleich der Anzahl von Abtastwerten der Verzögerung durch das horizontale Synchronsignal Hsync. Das bedeutet, daß die erlaubte Verzögerung des horizontalen Synchronsignals Nsync (-155, 100)/18 (µs) für ein europäisches System und (-205, 50)/9 (µs) für ein amerikanisches System betragen kann.
Als Ausgangssignale der Zeiteinrichtung TIMING stehen ein Takt ck, ein Resetsignal becl sowie ein Enable-Signal been für den Schwarzwertschätzer BLEST, ein Fenstersignal lewn für den Schwellwertschätzer LVEST, ein Enable-Signal aden für den adaptiven Equalizer ADEG, ein Phasenkorrekturfenstersignal pcwn und ein Signal vw, wenn entweder ein Signal vps oder ein Signal wss vorliegt, für den Bittakt-Generator DPLL, ein Datenzeilensignal dtl, sowie ein Signal vps, sofern ein Video-Pro­ gramming-Signal vorliegt, ein Signal wss, wenn ein wide-screen-signalling vorliegt, und ein Signal cc für ein Closed-Caption-Signal.
Dem Schwellwertschätzer LVEST werden von der Zeiteinrichtung TIMING der Takt ck, das Signal vps, das Signal wss, das Signal cc sowie das Signal lewn zugeführt. Dem Schwarzwertschätzer BLEST werden der Takt ck, das Resetsignal becl und das Enable-Signal been zugeführt. Der 8 Bit breite Ausgang des Schwarzwertschätzers BLEST wird sowohl über einen Multiplexer M12 einem zweiten Eingang des Schwellwertschätzers LVEST als auch einem Eingang einer Entscheidungseinrichtung GATG zugeführt, welche durch die Zeiteinrichtung TIMING mit dem Takt ck, dem Signal dlt sowie mit einem externen Rücksetzsignal rst beaufschlagt ist.
Ein zweiter, ebenfalls 8 Bit breiter Eingang der Entscheidungseinrichtung GATG ist mit einem Ausgang eines Schwellwertschätzers LVEST verbunden. Ein Enable-Signal val des Schwellwertschätzers LVEST steuert die Entscheidungseinrichtung GATG. Ein Ausgang der Entscheidungseinrichtung GATG ist mit einer Klemmschaltung CLAMP verbunden. Der 8 Bit breite Ausgang des Schwellwertschätzers LVEST kann auch unter Umgehung der Entscheidungseinrichtung GATG direkt mit der Klemmschaltung CLAMP oder mit einer Skalierungseinrichtung SCAL verbunden sein. Auch ist der Schwarzwertschätzer BLEST vorteilhaft für das Ergebnis der Datenaufbereitungseinrichtung, jedoch nicht unbedingt erforderlich.
Die durch den Eingangstiefpaß INLP, den Schwellwertschätzer LVEST und die Entscheidungseinrichtung GATG verursachten Laufzeiten des Signals werden vorzugsweise durch eine Verzögerungsschaltung V11 kompensiert. Das digitale Eingangssignal IN wird somit durch die Verzögerungsschaltung V11 verzögert einem Eingang der Klemmschaltung CLAMP zugeführt.
Ein zweiter Ausgang dx der Entscheidungseinrichtung GATG führt auf einen zweiten Eingang der Skalierungseinrichtung SCAL. Der Ausgang der Skalierungseinrichtung SCAL ist 7 Bit breit und führt über einen Multiplexer M15 auf den Eingang eines adaptiven Equalizers ADEG. Der Multiplexer M15 hat einen Steuereingang für einen Bypasswert scbp. Wenn der Bypasswert scbp gesetzt ist, wird der Eingang der Skalierungseinrichtung SCAL direkt auf den adaptiven Equalizer ADEG geführt.
Ein dritter Ausgang der Entscheidungseinrichtung GATG führt auf einen ersten Eingang eines Registers REG3, dessen zweiter Eingang mit dem Signal been der Zeiteinrichtung TIMING belegt ist. Sofern eine Zeile nicht ohne Daten ist, wird ein Signal neline erzeugt. Das Signal neline ist zusammen mit den Signalen aden, adbp Eingangssignal eines UND-Gatters U11, wobei der Eingang für das Signal adbp invertiert ist. Als Ausgangssignal des UND-Gatters U11 liegt ein Enable-Signal aden1 für den adaptiven Equalizer ADEG vor.
Weitere Steuereingänge des adaptiven Equalizers ADEG sind mit den Signalen inimd, eqmd, adcus, rst und ck beaufschlagt.
Der Ausgang des adaptiven Equalizers ADEG führt sowohl auf einen Datenratenwandler RSCL als auch auf einen Bittakt-Gene­ rator DPLL. Der Bittakt-Generator DPLL ist mit den Signalen rst, ck, sysm, welches abgeleitet ist aus einem Signal norm625, vw, sowie ein aus den Signalen pcwn und pcbp mittels eines UND-Gatters U12 erzeugten Signals win, wobei das Signal pcbp invertiert vorliegt.
Datenleitungen ph sowie ein vom Bittakt-Generator DPLL erzeugtes Signal ckrs führen vom Bittakt-Generator DPLL zum Datenratenwandler RSCL. Weitere Datenleitungen des Bittakt-Gene­ rators DPLL führen Signale dph. Weitere Eingänge des Datenratenwandlers RSCL sind mit den Signalen ck, vw, sysm und dtl belegt.
Fig. 2 zeigt die Eingangssignalform einer Teletextzeile. Dabei ist der Schwarzwert BL beim Wert 16 und der Weißwert WL beim Wert 185 angesiedelt.
Ein Eingangssignal RI legt bei einem Wert TXT "1" von 128 für die nachfolgenden digitalen Daten den Textwert 1 und bei dem Schwarzwert BL von 16 den Textwert 0 fest. Die Entscheidungsschwelle CL liegt bei einem Wert 72 in der Mitte zwischen dem Wert 128 und dem Wert 16.
Fig. 3 zeigt ein Ausführungsbeispiel des digitalen Eingangstiefpasses INLP. Die Eingangsdaten x werden einem ersten Eingang eines Addierers A31 und mittels einer Verzögerungsstufe V31 um einen Takt verzögert auf einen zweiten Eingang des Addierers A11 geführt. Das Ausgangssignal des Addierers A11 gelangt über einen Dividierer D31, der vorzugsweise als Shift-Register ausgeführt ist, auf den Ausgang y des Eingangstiefpasses INLP.
Fig. 4 zeigt ein Ausführungsbeispiel des Schwarzwertschätzers BLEST. Vom Eingang x werden die Eingangsdaten einer MSB-Erwei­ terungseinrichtung MSB41 zugeführt. Aus einem 8-Bit-Ein­ gangssignal mit einem Wert von beispielsweise 1000 0000 wird ein 12-Bit-Ausgangswert 1111 1000 0000 erzeugt. Dieser Ausgangswert wird einem Addierer A41 zugeführt, dessen Ausgangswert einem Integrierer I41 zugeführt wird. Ein Enable-Ein­ gang ena schaltet den Integrierer I41 während der Zeitspanne ein, in der der Schwarzwert BL gemäß Fig. 2 im Signal vorliegt. Nach Beendigung der Integration und vor dem Start einer erneuten Schwarzwertschätzung wird der Integrierer I41 durch ein Rücksetzsignal clr zurückgesetzt. Der Ausgang des Integrierers I41 wird sowohl dem zweiten Eingang des Addierers A41 als auch einem Dividierer D41 zugeführt, der einen 8-Bit-Wert erzeugt. Dieser 8-Bit-Wert liegt dann am Ausgang y des Schwarzwertschätzers BLEST vor.
Fig. 5 zeigt ein Ausführungsbeispiel des Schwellwertschätzers LVEST.
Der Schwellwertschätzer LVEST hat 3 Eingänge. Einem ersten Eingang x werden die Daten zum Beispiel des Eingangstiefpasses INLP zugeführt. Einem zweiten Eingang bl wird der Ausgangswert des Schwarzwertschätzers BLEST und einem dritten Eingang das Fenstersignal win der Zeiteinrichtung TIMING zugeführt.
Der Eingang x führt zum einen auf einen MSB-Extender MSBX3 als auch auf einen MSB-Extender MSBX2. Die Eingangsleitung ist eine vorzeichenlose 8-Bit-Leitung. Der Ausgang des MSB-Extenders MSBX3 ist eine vorzeichenlose 9-Bit-Leitung, Ausgang des MSB-Extenders MSBX2 ist eine vorzeichenlose 13-Bit-Leitung. Der Ausgang des MSB-Extenders MSBX3 führt einerseits auf einen A-Eingang eines Komparators C51 als auch über eine Verzögerungsschaltung V51 auf einen A-Eingang eines Komparators C52. Der Eingang bl führt über einen Addierer A51, dessen zweiter Eingang mit einer Konstanten 26 beaufschlagt ist, je auf einen B-Eingang der Komparatoren C51, C52. Die Ausgänge der Komparatoren C51, C52 sowie der Eingang win sind mit je einem Eingang eines UND-Gatters U51 verbunden. Der Ausgang des UND-Gatters U51 führt auf den S-Eingang eines Flipflops F51, dessen invertierter R-Eingang mit dem Eingang win verbunden ist. Der Q-Ausgang des Flipflops F51 stellt ein Rücksetzsignal clr für einen Integrierer I51 und einen Aufwärtszähler UC51 dar. Der Q-Ausgang des Flipflops F51 ist zudem auch noch mit einem Eingang eines UND-Gatters U52 verbunden.
Die Schaltungskomponenten Komparatoren C51, C52, Verzögerungsschaltung V51, UND-Gatter U51 und Flipflop F51 bilden einen Run-In Detektor RI-DTCT.
Der Ausgang des MSB-Extenders MSBX2 führt auf einen Addierer A52, dessen Ausgang mit dem Eingang des Integrierers I51 verbunden ist. Der Ausgang des Integrierers I51 führt einerseits auf den zweiten Eingang des Addierers A52, andererseits auf je einen Eingang von einem Dividierer D51, einem Dividierer D52, einem Dividierer D53 und einem Dividierer D54. Der Dividierer D51 hat vorzugsweise ein Teilerverhältnis von 39/1024, Der Dividierer D51 hat vorzugsweise ein Teilerverhältnis von 39/1024, der Dividierer D52 vorzugsweise ein Teilerverhältnis von 35/1024, der Dividierer D53 vorzugsweise ein Teilerverhältnis von 47/1024 und der Dividierer D54 vorzugsweise ein Teilerverhältnis von 57/1024. Die Ausgänge der Dividierer D51, D52, D53 und D54 sind vorzeichenlose 8-Bit-Leitungen. Die Ausgänge des Dividierers D51 führen auf einen 0-Eingang eines Multiplexers M51, dessen 1-Eingang mit den Ausgängen des Dividierers D52 verbunden sind. Die Ausgänge des Dividierers D53 führen auf einen 0-Eingang eines Multiplexers M52, dessen 1-Eingang mit den Ausgängen des Multiplexers M51 verbunden sind. Die Ausgänge des Dividierers D54 führen auf einen 0-Eingang eines Multiplexers M53, dessen 1-Eingang mit den Ausgängen des Multiplexers M52 verbunden sind. Die Ausgänge des Multiplexers M53 führen auf einen Ausgang y des Schwellwertschätzers LVEST.
Der Zähleingang ena des Aufwärtszählers UC51 ist mit dem Ausgang des UND-Gatters 52 verbunden. Der Ausgang des Aufwärtszählers UC51 führt einerseits auf eine Logikschaltung Lgc51 als auch auf einen Komparator 053, dessen Ausgang mit dem zweiten Eingang des UND-Gatters 52 verbunden ist. Auf die Logikschaltung Lgc51 führen Steuerleitungen, die mit dem VPS-Signal vps, dem WSS-Signal wss und dem Close-Caption Signal cc belegt sind. Die Steuerleitungen sind zudem mit je einem Steuereingang der Multiplexer M51, M52 und M53, in dieser Reihenfolge, verbunden. Die Logikschaltung Lgc51 stellt an ihrem Ausgang ein Signal le zur Verfügung, welches für den Integrierer 151 ein enable-Signal darstellt und gleichzeitig zur einer Verzögerungsschaltung V51 geführt wird. Der Ausgang der Verzögerungsschaltung V51 führt zum einen auf eine Verzögerungsschaltung V52 als auch auf einen invertierten Eingang eines UND-Gatters U53, dessen zweiter Eingang mit dem Ausgang der Verzögerungsschaltung V52 verbunden ist. Der Ausgang des UND-Gatters U53 stellt den Ausgang val des Schwellwertschätzers LVEST dar.
Der Hauptteil des Schwellwertschätzers LVEST ist der Integrator I51, welcher als Mittelwert-Filter dient. Zusätzlich dient der verwendete Run-In Detektor RI-DTCT dazu, daß der Mittel­ wert-Filter die korrekten Signalwerte verarbeitet. Der Run-In Detektor RI-DTCT sucht in einem Suchfenster, vorgegeben durch die Zeiteinrichtung TIMING, nach dem Beginn des Run-In Signals. Dieses wird erzielt durch Vergleich der Amplitudendifferenzen der Eingangswerte und des Schwarzwertes mit einem vorgegebenen Schwellwert. Die ersten beiden benachbarten Eingangswerte innerhalb des Suchfensters, die den Schwellwert überschreiten, werden als dem Run-In Signal zugehörig angesehen. Wenn das Run-In Signal gefunden ist, berechnet der Schwellwertschätzer LVEST den Mittelwert für die Abtastwerte, vorzugsweise in der Mitte des Run-In Signals.
Fig. 6 zeigt eine Entscheidungseinrichtung GATG. Ein erster Eingang lv liefert die Information über den Schwellwert einem Addierer A61 und einem 0-Eingang eines Multiplexers M61, dessen zweiter Eingang mit einer Konstanten 72 beaufschlagt ist. Ein zweiter Eingang cl liefert die Information über den Schwarzwert dem Addierer A61. Der Ausgang des Addierers A61 ist mit einem A-Eingang eines Vergleichers C61 und mit einem Begrenzer L61 verbunden. Der zweite Eingang des Addierers A61 ist mit einer Konstanten 24 beaufschlagt. Der Ausgang des Addierers A61 ist mit einem Eingang eines UND-Gatters U61 verbunden und der zweiter Eingang des UND-Gatters U61 mit einem Eingang ena, der das Enable-Signal zuleitet. Der Ausgang des Multiplexers M61 führt zu einem Register R61, an dessen Ausgang lo der Wert für den Pegel liegt. Dieser Wert ist z. B. für eine normale Teletextzeile 72.
Der Ausgang des Begrenzers L61 führt über einen Dividierer D61, dem 0-Eigang eines Multiplexers M62 und einem Register R62 auf einen Ausgang d, der ein Teilerausgangssignal trägt. Der 1-Eingang des Multiplexers M62 ist mit einer Konstanten 14 beaufschlagt. Die Steuereingänge der Multiplexer M61, M62, ein Eingang eines ODER-Gatters O61 und ein Eingang eines ODER-Gatters O62 sind mit einem Eingang rst der Entscheidungseinrichtung GATG verbunden, an dem das externe Rücksetzsignal anliegt. Der Ausgang des UND-Gatters U61 ist mit einem zweiten Eingang des ODER-Gatters O61, einem zweiten Eingang des ODER-Gatters O62 und einem Eingang eines UND-Gat­ ters U62 verbunden, dessen zweiter Eingang mit dem Signal dtl der Zeiteinrichtung TIMING geschaltet ist. Ein Ausgang nel des UND-Gatters U62 stellt ein Puls für das Register REG3 zur Verfügung.
Die Entscheidungseinrichtung GATG überprüft den Schätzwert lv, der von dem Schwellwertschätzer LVEST geliefert wird, wenn dieser durch das Signal ena als zulässiger Schätzung angezeigt ist. Wenn der Schätzwert lv einen vorgegebenen Schwellwert, z. B. 24, überschreitet, wird angenommen, daß eine nicht leere Datenzeile gefunden wurde. Daraufhin wird ein Signal nel bereitgestellt, um das Register REG3 zu setzen, um die Adaption des adaptiven Equalizers ADEQ zu erlauben. Parallel werden die Speicherinhalte der beiden Register R61, R62 für den Pegelwert für die nachfolgende Klemmschaltung bzw. Skalierungseinrichtung erneuert.
Fig. 7 zeigt ein Ausführungsbeispiel der Klemmschaltung CLAMP. Das Eingangssignal x der Verzögerungsschaltung V11 wird einem Addierer A71 zugeführt, an dessen negativem Eingang das Signal lv des Multiplexers M14 anliegt. Beide Eingangsdatenleitungen sind vorzeichenlose 8-Bit-Leitungen. Die Ausgangsdatenleitung ist eine vorzeichenbehaftete 9-Bit-Leitung und führt auf einen Begrenzer L71. Die Ausgangsdatenleitung ist eine vorzeichenbehaftete 8-Bit-Leitung und führt auf einen Ausgang y der Klemmschaltung CLAMP.
Fig. 8 zeigt ein Ausführungsbeispiel der Skalierungseinrichtung SCAL. Das von der Klemmschaltung CLAMP gelieferte Eingangssignal x wird einem Multiplizierer M81 zugeführt, dessen Ausgangssignal in einem Dividierer D81 durch den vom Eingang d gelieferten Wert d dividiert wird. Für eine normale Teletextzeile ist der Betrag vorzugsweise auf 14 gesetzt. Der Ausgang des Dividierers D81 ist mit einem Eingang eines Begrenzers L81 verbunden, dessen vorzeichenbehafteten 7-Bit-Leitungen auf einen Ausgang y der Skalierungseinrichtung SCAL gehen.
Fig. 9 zeigt ein Ausführungsbeispiel des adaptiven Equalizers ADEQ, welcher 15 Blöcke AD-CFF für die Koeffizientenadaption enthält, wie sie in Fig. 10 im Detail dargestellt sind. Ein Block für die Koeffizientenadaption AD-CFF weist einen Eingang x sowie einen Ausgang b auf, sowie ein Enable-Signal en, einen Eingang k für vorgegebene Adaptionskonstanten, einen Eingang e, einen Eingang rst für ein Resetsignal, einen Eingang em für einen Arbeitsmode und einen I2C-Eingang I2C für eine externe Ansteuerung. Der Eingang x ist über eine vorzeichenbehaftete 7-Bit-Leitung mit einem 0-Eingang eines Multiplexers MX101 und über einen Inverter INV101 mit einem 1-Eingang des Multiplexers MX101 verbunden. Der Ausgang des Multiplexers MX101 ist mit einem 0-Eingang eines Multiplexers MX102 verbunden, dessen 1-Eingang gegen Masse geschaltet ist. Steuerleitungen der beiden Multiplexer MX101, 102 sind mit dem Eingang e verbunden, wobei der Multiplexer MX101 durch einen Wert 0 und der Multiplexer MX102 durch einen Wert 1 geschaltet wird. Der Ausgang des Multiplexers MX102 führt über einen Multiplizierer M104, dessen Koeffizient durch den Eingang k gesetzt wird, über eine Vorzeichen-Erweiterungseinrichtung SGNX101 auf einen Addierer A101. Der Ausgang des Addierers A101 führt über den 0-Eingang eines Multiplexers MX103, ein Register REG101 einerseits zurück auf einen zweiten Eingang des Addierers A101 als auch über einen Multiplizierer M103 auf den Ausgang b.
Ein Multiplexer MX104 ist an seinen Eingängen 0, 1, 2 mit Koeffizienten i0, i1, i2 eines Initialisierungsmodes für die interne Initialisierung und dessen Steuereingang mit einem Koeffizienten im eines Initialisierungsmodes für die externe Initialisierung beaufschlagt. Der Ausgang des Multiplexers MX104 führt über einen Multiplizierer M101, einer MSB-Erweiterungseinrichtung MSBX101, dem 0-Eingang eines Multiplexers MX105 und einem Multiplizierer M102 auf den 1-Eingang des Multiplexer MX103. Im Falle, daß der Koeffizient im den Wert "3" annimmt, wird eine "1" dem Steuereingang des Multiplexers MX105 zugeführt. Über einen Entscheider ENT101 ist der I2C-Eingang mit dem 1-Eingang des Multiplexers MX105 verbunden. Der Ausgang b führt auf den 0-Eingang des Entscheiders ENT101. Sowohl ein Steuereingang des Entscheiders ENT101, des Multiplexers MX103 als auch über ein ODER-Gatter O101 ein Enable-Eingang en des Registers REG101 sind mit dem Eingang rst verbunden. Der Eingang em führt auf einen zweiten Eingang des ODER-Gatters O101.
Der Algorithmus für die Koeffizientenadaption kann wie folgt berechnet werden:
bi(n) = bi(n-1) + e(n-1)*x(n-i-1)*2-k-11, i=0, 1, 2, . . ., 14,
wobei
mit
und k=0, 1, 2, 3 eine Benutzeroption ist, die als Adaptionskonstante bezeichnet werden kann.
Um den Algorithmus einzurichten ist ein 18-Bit-Register REG101 für jeden tap erforderlich. Ein derartiges Register wird hier tap-Register genannt. Die 8 MSBs werden als Koeffizientenbits bezeichnet und als Filterkoeffizienten verwendet, während das ganze Register REG101 als Speicher der Adaption dient. Die 8 Koeffizientenbits eines jeden tab-Registers REG101 können vorzugsweise gelesen oder geschrieben werden durch einen externen Prozessor mittels eines I2C-Busses.
Die Koeffizienten können zurückgesetzt werden auf ihren Initialisierungswert, sofern ein Signal rst gesetzt ist.
Es sind vorzugsweise 4 Modi vorgesehen, um die Filterkoeffizienten zu initialisieren. Die ersten 3 sind intern. Die vorgegebenen Initialisierungskoeffizienten dieser 3 internen Modi können vorzugsweise wie folgt lauten:
{b0(0), b1(0), . . ., b14(0)} =
{0,0,0,0,0,0,0,16,0,0,0,0,0,0,0} (internal mode 0),
{16,0,0,0,0,0,0,0,0,0,0,0,0,0,0} (internal mode 1), oder
{0,0,0,0,0,0,0,0,0,0,0,0,0,0,16} (internal mode 2).
Der vierte Mode ist vorgesehen für externe Initialisierungskoeffizienten, die mittels eines I2C-Busses in die 8 Koeffizientenbits eines jeden tab-Registers REG101 geladen werden.
Fig. 11 zeigt ein Detail des adaptiven Equalizers ADEQ mit der Darstellung von Blöcken für die Koeffizientenadaption AD-CFF. Der Eingang x wird zum einen über eine Verzögerungsstufe auf den x-Eingang des ersten Blocks AD-CFF geführt und dann weiter über jeweils ein Netzwerk, bestehen aus eine Verzögerungsstufe, einem Multiplexer und einer weiteren Verzögerungsstufe auf den x-Eingang des nächsten Blocks AD-CFF. Insgesamt werden bei diesem Ausführungsbeispiel 15 Blöcke AD-CFF verwendet. Der Eingang x wird am Anfang mit einem Multiplizierer M1101 verbunden, und dann anschließend jeweils nach dem Multiplexer eines jeden Netzwerkes mit weiteren Multiplizierern M1102, M1103 usw. Die Multiplexer der Netzwerke sind mit ihrem Steuereingang gemeinsam mit dem Eingang ein verbunden. Ein jeder b-Ausgang der 15 Blöcke AD-CFF ist mit dem jeweils zweiten Eingang der Multiplizierer M1101, M1102, M1103 usw. verbunden. Addiermittel A1101, A1102 führen die Ausgänge der Multiplizierer M1101, M1102, M1103 usw. zusammen. Der Ausgang des letzten Addierers A1001 führt auf einen Begrenzer L1001, der das Signal in dem Bereich -64/63 begrenzt. Das Ausgangssignal des Begrenzers L1001 führt einerseits auf den Ausgang y des adaptiven Equalizers ADEQ als auch über einen Addierer A1002, an dessen zweiten Eingang eine Konstante -32/32 anliegt, die durch das Vorzeichen des Ausgangssignals des Begrenzers L1001 bestimmt wird. Der Ausgang führt über einen Bereichsentscheider BE1001, einem 0-Wertdetektor, einem Verzögerungsglied auf den e-Eingang der Blöcke AD-CFF.
Fig. 12 zeigt einen Bittakt-Generator DPLL. Der Bit­ takt-Generator DPLL besteht im wesentlichen aus einem Flankendetektor E-DCTC, einem Run-In Detektor RI-DCCT, einem Flankenintegrator EP-INTG, einem Flankeninterpolator EP-INTP, einem diskreten Zeitoszillator DTO sowie einem Flankenzähler EC1101. Weitere Bauteile sind Schaltungen SB zur Abtrennung des Vorzeichenbits, eine MSB-Erweiterungsschaltung MX, Multiplizierer M, eine MSB-truncation-Schaltung TM sowie Dividierer D, die die Daten entsprechend der eingezeichneten Bitbreite reduzieren.
Der Bittakt-Generator DPLL dient dazu, einen Takt cko zu erzeugen, der nicht nur die gleiche Frequenz wie das Eingangssignal sondern auch eine genaue Phase aufweist, um das Eingangssignal wieder abzutasten. Als optimale Phase zur Wiederabtastung wird die ansteigende Flanke des Taktes cko bzw. die fallende Flanke des diskreten Zeitoszillators DTO am Ausgang ph als Mittenwert des Eingangssymbol genommen. Ein wichtiger Teil des Bittakt-Generators DPLL ist der diskrete Zeitoszillator DTO anzusehen, welcher ein mit 6 Bit genaues Phasensignal ph des Eingangssignals generiert. Die Frequenz wird geschaltet durch die Kontrollsignale vw und sysm, entsprechen der verschiedenen Datentypen bzw. Systeme, wie sie in der nachfolgenden Tabelle aufgeführt sind.
Fig. 13 zeigt einen diskreten Zeitoszillator DTO mit einem Eingang dph, einem Ausgang ph sowie Steuereingänge sys, vw und rst. Die Steuereingänge sys, vw sind mit Multiplexern verbunden, die je nach der in der oben angegebenen Tabelle entsprechenden Betriebsparameter die in der Figur vorzugsweise angegebenen Werte bereitstellen. Im Signalteil wird das Eingangssignal dph mit dem durch die Multiplexer bereitgestellten Wert in der Summationsschaltung S1301 aufsummiert und einer zweiten Summationsschaltung S1302 zugeführt, deren über eine Verzögerungsglied geführtes Ausgangssignal zum einem auf die Summationsschaltung S1302 zurückgeführt wird, zum anderen um einen Wert 32 vermindert das Ausgangssignal des diskreten Zeitoszillators DTO liefert.
Im unteren Teil der Fig. 13 sind Multiplexer gezeigt, deren konstante Eingangswerte je nach der in der oben angegebenen Tabelle entsprechenden Betriebsparameter ausgewählt werden und einer Summationsschaltung S1303 zugeführt wird. Die Summationsschaltung S1303 ist gleichartig geschaltet wie die Summationsschaltung S1302, hat jedoch einen zweiten Ausgang, welcher über ein Verzögerungsglied einem dritten Eingang der Summationsschaltung S1302 zugeführt wird.
Der diskrete Zeitoszillator DTO kann durch einen Phasenkorrekturimpuls eingestellt werden, welcher einen Wertebereich von 0 bis 63 aufweist. Die Ausgangsphase kann damit um dph*π/32 für dph<32, oder (dph-64)*π/32 verändert werden. Um die Phase des Zeitoszillators DTO einzurasten auf die des Eingangssignals, muß der Phasenfehler überprüft werden, welcher der Phasenwert im Nullübergang des Eingangswertes x, Phe ist, wie in Fig. 14 dargestellt. Der Wert phe wird abgeschätzt nach der Gleichung:
wobei xn und xn-1 Abtastwerte sind an beiden Seiten der Flanken, phn der Phasenwert des diskreten Zeitoszillators DTO bei xn, ΘT ist eine Konstante für eine gegebene Frequenz, z. B die Phasendifferenz für ein Abtastwertintervall.
Nach einer modulo-Operation mit (-64 : -33, -32 : 31, 32 : 63) → (0 : 31, -32 : 31, -32 : -1), einer Wertekonvertierung von (-32 : -1,0 : 31) → (32 : 63,0 : 31) und einer Integration wird der inverse Wert des Phasenfehlers genommen als Phasenkorrekturwert und dem diskreten Zeitoszillator DTO zugeführt. Bei diesem Ausführungsbeispiel wird die Interpolation für jeweils zwei aufeinanderfolgende Eingangswerte durchgeführt.
Die Phasenkorrektur wird vorzugsweise nur für das Run-In Signal einer Datenzeile durchgeführt. Die Korrekturschaltung wird deaktiviert, nachdem 4 Impulse dem diskreten Zeitoszillator DTO zugeführt sind, das geschieht z. B. nach der Detektion von 12 Flanken. Der Flankenzähler EC1101, der durch den Run-In Detektor RI-DTCT gestartet wird, dient zur Kontrolle des Integrationsintervals, der Tastung der Phasenkorrekturschaltung und der Anzahl der Korrekturen.
Fig. 15 zeigt ein Ausführungsbeispiel eines Datenratenwandlers RSCL. Von einem Eingang x direkt und indirekt über ein Ver­ zögerungsglied und einen Addierer wird je ein Vorzeichen sgnbt über ein Multiplexernetzwerk MX1, MX2 einem Register REG1501 zugeführt, dessen Ausgangssignal über einen Inverter I1501 und einen Multiplexer MX5 am Ausgang TTD anliegt. Das Signal ph des diskreten Zeitoszillators DTO wird mittels einer Schal­ tungsanordnung in je einem Komparator C1501, C1502 mit Ausgang­ swerten von Multiplexern MX3, MX4 verglichen, die einen Wert abgeleitet von ihrem Eingangswert liefern. Gesteuert werden die Multiplexer MX3, MX4 durch das Signal vw. Abhängig vom Ausgangs­ wert der Komparatoren C1501, C1502 sowie dem Steuersignal sysm werden die Multiplexer MX1, MX2 geschaltet. Durch ein Netzwerk, bestehend aus Verzögerungsgliedern D1, D2, einem In­ verter I1502 und einem Multiplexer MX6 wird, gesteuert durch das Signal sysm, aus dem Signal ckrs das Ausgangssignal TTC erzeugt. Der Multiplexer MX5 wird durch das Signal dtl gesteuert.

Claims (5)

1. Schaltungsanordnung zur Rückgewinnung eines vorzugsweise in einem TV-Signal übertragenen digitalen Signal, dadurch gekennzeichnet, daß die Schaltungsanordnung einen Schwellwertentscheider (LVEST), eine Klemmschaltung (CLAMP), einen adaptiven Equalizer (ADEQ), einen Datenratenwandler (RSCL) sowie einen den Datenratenwandler (RSCL) steuernden Bit-Generator (DPLL) enthält.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der Klemmschaltung (CLAMP) eine Verzögerungsschaltung (V11) vorgeschaltet ist.
3. Schaltungsanordnung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß der Schwellwertentscheider (LVEST) mit einer Entscheidungseinrichtung (GATG) zur Detektion von Daten enthaltende Zeilen verbunden ist.
4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß ein Schwarzwertschätzer (BLEST) sowohl mit dem Schwellwertentscheider (LVEST) als auch der Entscheidungseinrichtung (GATG) verbunden ist.
5. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß eine Ausgang des Schwellwertentscheiders (LVEST), vorzugsweise über die Entscheidungseinrichtung (GATG), mit einer Skalierungseinrichtung (SCAL) verbunden ist, die abhängig vom Ergebnis der Differenz von einem Schwarzwert und einem Referenzwert, welche von der Entscheidungseinrichtung (GATG) bzw. der Skalierungseinrichtung (SCAL) bereitgestellt werden, eine Amplitudenwertnormierung durchführt.
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