JP2002515702A - データ処理装置 - Google Patents

データ処理装置

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Abstract

(57)【要約】 本発明は、アナログ伝送信号中で受信されるディジタルデータを復元するデータ処理装置に関連する。本発明によれば、受信された信号はディジタル化され、閾値推定器（ＬＶＥＳＴ）で閾値が決定される。チャネル中の妨害は、下流の適応等化器（ＡＤＥＱ）によって補正され、ビットクロック発生器（ＤＰＬＬ）はラインのデータについて正しいサンプリングレート及び位相を生成する。閾値推定器は、各ラインについての入力信号の平均値を決定するために使用され、この値はこのラインについてデータビットをサンプリングするための最適決定値として用いられる。適応等化器を用いることにより、トレーニング信号を必要とせずに、伝送チャネルによって生ずる様々な種類の歪みを補正することが可能である。本発明によるデータ処理装置は、このように例えばテレビジョン信号中で生ずる全ての追加的な信号に対して広く使用されうる。

Description

【発明の詳細な説明】
【０００１】 本発明は、アナログ伝送信号中で受信されたディジタルデータを復元するデー
タ処理装置に関する。
【０００２】 ［従来技術］ テレテキスト、ＶＰＳ信号、又はＷＳＳ信号といったアナログテレビジョン信
号と共に伝送されるディジタルデータは、例えば低域通過フィルタリング効果に
より伝送チャネルによって間違いを含むものとなる。次に、ディジタルデータは
閾値処理を行なうことにより受信器中で再構成される。従来のデータ処理装置の
出力はディジタルデータストリームを与え、これは下流の復号化器へ供給され、
誤り補正、データの解釈、及びビットをバイトへグループ化する処理が行われる
。
【０００３】 閾値処理を用いる従来のデータ処理装置では、伝送チャネルによって生ずる間
違いの補正はあまり適切でなく行われるのみである。従って、下流の復号化器に
おける解釈は正しくなく、即ち、データの個々のセクションが復号化されず、そ
れにより画面上に可視の誤りが表示される。このように、データの効率性は伝送
チャネルに依存する。
【０００４】 ［発明］ 本発明は、様々な品質の伝送チャネルを介したアナログ信号中でディジタル信
号を受信するときに高いデータ効率を保証するデータ処理装置を提供することを
目的とする。
【０００５】 本発明は、請求項１に記載される特徴によってこの目的を達成する。有利な実
施例は、従属項に記載される。
【０００６】 本発明によれば、受信された信号はディジタル化され、閾値推定器において閾
値が決定される。チャネル中の妨害は下流の適応等化器において補正され、ビッ
トクロック発生器は、ラインのデータのための正しいサンプリングレート及びサ
ンプリング位相を発生する。
【０００７】 閾値推定器は各ラインのための入力信号の平均値を決定するために使用され、
この値はこのラインのデータビットをサンプリングするための最適決定値として
用いられる。
【０００８】 適応等化器を用いることにより、トレーニング信号を必要とせずに、伝送チャ
ネルによって生ずる様々な種類の歪みを補正することが可能である。本発明によ
るデータ処理装置は、このように例えばテレビジョン信号中で生ずる全ての追加
的な信号に対して広く使用されうる。
【０００９】 ビットクロック発生器は、データを復元するための正しいサンプリングレート
を発生し、ビットクロック発生器自体を最適なサンプリング位相に調整する。
【００１０】 適応等化器は、チャネルの妨害に敏感でなくすることによりデータ処理装置を
改善させる。更に、データレート変換器は、適応等化器の下流に接続されること
が望ましく、この適応等化器の出力はラインのデータを復号化するための正しい
データ信号及び正しいクロック信号を有する。
【００１１】 ラインに対して閾値推定器によって与えられる平均値を一定に保つため、クラ
ンプ回路が設けられてもよい。
【００１２】 クランプ回路の下流には、適応等化器に適当なダイナミックレンジを有する信
号の大きさを与えるためにスケーリング装置が接続されうる。
【００１３】 所望であれば、適応等化器のために処理可能なデータのみを解放する決定装置
が使用されることが可能である。更に、この決定装置はスケーリング装置に正し
いスケーリングファクタを供給し、クランプ回路に供給される前に閾値推定器の
平均値をチェックする。
【００１４】 本発明の更なる実施例は、各ラインの黒レベルを推定する黒レベル推定器を使
用することを含み、この黒レベルは閾値推定器及び決定装置のための参照値とし
て使用される。
【００１５】 妨害信号の影響を減少させるため、入力低域通過フィルタが使用されることが
望ましい。
【００１６】 ［典型的な実施例］ 以下、添付の図面を参照して、本発明によるデータ処理装置の典型的な実施例
について説明する。
【００１７】 図１は、ディジタル化された受信データが供給される入力ＩＮと、データ出力
ＴＤＤと、クロック出力ＴＴＣとを有するデータ処理装置を示す概略図である。
供給されるディジタル入力データは、８ビットの解像度を有し、ＰＡＬ／ＳＥＣ
ＡＭでは１８ＭＨｚのサンプリングレート、ＮＴＳＣでは９ＭＨｚのサンプリン
グレートを有する。対応するＡ／Ｄ変換器は図示されていない。「＊」が付され
たデータラインは、符号なしのデータラインである。レジスタＲＥＧ１は、復号
化の結果に依存して、データ処理装置の適当なモジュールのための可能なバイパ
ス値を表わす値を格納しうる。
【００１８】 従って、バイパス値ｌｐｂｐはマルチプレクサＭ１１を通って入力低域通過フ
ィルタＩＮＬＰをバイパスするために使用されえ、バイパス値ｂｅｂｐはマルチ
プレクサＭ１２を通って黒レベル推定器ＢＬＥＳＴをバイパスするために使用さ
れえ、値ｌｅｂｐはマルチプレクサＭ１４を通って閾値推定器ＬＶＥＳＴをバイ
パスするために使用されえ、値ｓｃｂｐはマルチプレクサＭ１５を通ってスケー
リング装置ＳＣＡＬをバイパスするために使用されえ、値ｅｑｂｐはマルチプレ
クサＭ１３を通って適応等化器ＡＤＥＱをバイパスするために使用されうる。バ
イパス値ａｄｂｐは、ライン毎に適応等化器ＡＤＥＱの機能に影響を与えるため
に使用されえ、バイパス値ｐｃｂｐはライン毎にビットクロック発生器ＤＰＬＬ
の機能に影響を与えるために使用されうる。値ｂｌｋ１７は、テレビジョンライ
ン１７−１８に標準に合っていない適用を識別するために使用され、レジスタＲ
ＥＧ１の最後の８つのセルは現在の標準に従ってずらされたオフセット値を格納
する。
【００１９】 第２のレジスタＲＥＧ２は、適応等化器ＡＤＥＱの適応定数として用いられる
値ａｄｃｎｓを格納するために使用される。値が大きいほど、適応は速くなる。
値ｉｎｉｍｄは初期化モードを決めるために使用され、値ｅｑｍｄは適応等化器
ＡＤＥＱのための動作モードを決めるために使用される。
【００２０】 入力データは、入力低域通過フィルタＩＮＬＰを介して閾値推定器ＬＶＥＳＴ
の入力に供給され、また可能であれば黒レベル推定器ＢＬＥＳＴに供給されるこ
とが望ましい。
【００２１】 タイマＴＩＭＩＮＧは、ディジタル入力データを処理するために必要とされる
処理クロックを供給する。このため、タイマＴＩＭＩＮＧには、水平同期信号Ｈ
ｓｙｎｃ、ライン番号信号Ｌｉｎｅｎｏ、欧州テレビ方式では１６番目のライン
がＶＰＳラインであるときにセットされる情報信号１１６ｖｐｓ、クロック信号
ｓｙｓｍ、値ｂｌｋ１７、オフセット値ｏｆｆｓｅｔが供給される。
【００２２】 オフセット値ｏｆｆｓｅｔは、８ビット長であり、水平同期信号Ｈｓｙｎｃと
入力ＩＮにおけるビデオ入力信号との間の全ての遅延を保証するために必要とさ
れる。オフセット値ｏｆｆｓｅｔは、欧州方式ではＯｆｆｓｅｔ＝１００−Δに
基づいて計算され、米国方式ではＯｆｆｓｅｔ＝５０−Δに基づいて計算される
。ここで、Δは水平同期信号Ｈｓｙｎｃによって生ずる遅延についてのサンプル
の数に等しい。これは、水平同期信号Ｈｓｙｎｃのために許される遅延は、欧州
方式では（−１５５，１００）／１８（μｓ）、米国方式では（−２０５，５０
）／９（μｓ）でありうることを意味する。
【００２３】 タイマＴＩＭＩＮＧからの出力信号は、クロック信号ｃｋ、リセット信号ｂｅ
ｃｌ、黒レベル推定器ＢＬＥＳＴ用のイネーブル信号ｂｅｅｎ、閾値推定器ＬＶ
ＥＳＴ用の窓信号ｌｅｗｎ、適応等化器ＡＤＥＱ用のイネーブル信号ａｄｅｎ、
信号ｖｐｓ又は信号ｗｓｓのいずれかが存在する場合はビットクロック発生器Ｄ
ＰＬＬのための位相補正窓信号ｐｃｗｎ及び信号ｖｗ、データライン信号ｄｔｌ
、ビデオプログラミング信号が存在する場合の信号ｖｐｓ、ワイドスクリーンシ
グナリングが存在する場合の信号ｗｓｓ、クローズドキャプション（字幕）信号
用の信号ｃｃである。
【００２４】 タイマＴＩＭＩＮＧは、閾値推定器ＬＶＥＳＴに、クロック信号ｃｋ、信号ｖ
ｐｓ、信号ｗｓｓ、信号ｃｃ、及び信号ｌｅｗｎを供給する。黒レベル推定器Ｂ
ＬＥＳＴには、クロック信号ｃｋ、リセット信号ｂｅｃｌ、イネーブル信号ｂｅ
ｅｎが供給される。黒レベル推定器ＢＬＥＳＴの８ビット幅出力は、マルチプレ
クサＭ１２を介して閾値推定器ＬＶＥＳＴの第２の入力及び決定装置ＧＡＴＧの
入力の両方に接続され、決定装置ＧＡＴＧには、タイマＴＩＭＩＮＧがクロック
信号ｓｋ、信号ｄｔｌ、外部リセット信号ｒｓｔを供給する。
【００２５】 決定装置ＧＡＴＧのやはり８ビット幅である第２の入力は、閾値推定器ＬＶＥ
ＳＴの出力に接続される。閾値推定器ＬＶＥＳＴからのイネーブル信号ｖａｌは
決定装置ＧＡＴＧを制御する。決定装置ＧＡＴＧの出力はクランプ回路ＣＬＡＭ
Ｐに接続される。閾値推定器ＬＶＥＳＴの８ビット幅出力は、クランプ回路ＣＬ
ＡＭＰに直接接続されてもよく、又は決定装置ＧＡＴＧをバイパスしてスケーリ
ング装置ＳＣＡＬに接続されうる。黒レベル推定器ＢＬＥＳＴもまたデータ処理
装置の出力に有利であるが、絶対に必須のものではない。
【００２６】 入力低域通過フィルタＩＮＬＰ、閾値推定器ＬＶＥＳＴ、及び決定装置ＧＡＴ
Ｇによって生ずる信号遅延時間は、遅延回路Ｖ１１によって補償されることが望
ましい。ディジタル入力信号ＩＮは、遅延回路Ｖ１１によって遅延された後にク
ランプ回路ＣＬＡＭＰの入力に供給される。
【００２７】 決定装置ＧＡＴＧの第２の出力ｄｘは、スケーリング装置ＳＣＡＬの第２の入
力に接続される。スケーリング装置ＳＣＡＬの出力は７ビット幅であり、マルチ
プレクサＭ１５を介して適応等化器ＡＤＥＱの入力に接続される。マルチプレク
サＭ１５はバイパス値ｓｃｂｐのための制御入力を有する。バイパス値ｓｃｂｐ
がセットされると、スケーリング装置ＳＣＡＬの入力は適応等化器ＡＤＥＱに直
接接続される。
【００２８】 決定装置ＧＡＴＧの第３の出力はレジスタＲＥＧ３の第１の入力に接続され、
レジスタＲＥＧ３の第２の入力にはタイマＴＩＭＩＮＧから信号ｂｅｅｎが印加
される。ラインがデータ無しでなければ、信号ｎｅｌｉｎｅが発生される。信号
ｎｅｌｉｎｅは信号ａｄｅｎ及びａｄｂｐと共にＡＮＤゲートＵ１１への入力信
号であり、信号ａｄｂｐのための入力は反転されている。ＡＮＤゲートＵ１１か
らの出力信号は、適応等化器ＡＤＥＱのためのイネーブル信号ａｄｅｎ１である
。
【００２９】 適応等化器ＡＤＥＱの他の制御入力には、信号ｉｎｉｍｄ、ｅｑｍｄ、ａｄｃ
ｎｓ、ｒｓｔ、ｃｋが印加される。
【００３０】 適応等化器ＡＤＥＱの出力は、データレート変換器ＲＳＣＬとビットクロック
発生器ＤＰＬＬの両方に接続される。ビットクロック発生器ＤＰＬＬには、信号
ｎｏｒｍ６２５から導出される信号ｒｓｔ、ｃｋ、ｓｙｓｍと、ＡＮＤゲートＵ
１２によって信号ｐｃｗｎ及びｐｃｂｐ（反転されている）から生成される信号
ｗｉｎとが印加される。
【００３１】 データラインｐｈ及びビットクロック発生器ＤＰＬＬによって生成される信号
ｃｋｒｓは、ビットクロック発生器ＤＰＬＬからデータレート変換器ＲＳＣＬに
接続／供給される。ビットクロック発生器ＤＰＬＬからの更なるデータラインは
、信号ｄｐｈを搬送する。データレート変換器ＲＳＣＬの更なる入力には、信号
ｃｋ、ｖｗ、ｓｙｓｍ、ｄｔｌが印加される。
【００３２】 図２は、テレテキストラインの形状の入力信号を示す図である。この場合、黒
レベルＢＬは値１６において確立され、白レベルＷＬは値１８５において確立さ
れる。
【００３３】 入力信号ＲＩは、続くディジタルデータのために１２８の値ＴＸＴ“１”に対
してテキスト値１を定義し、１６の黒レベルに対してテキスト値０を定義する。
決定閾値ＣＬは、値１２８と値１６の中間の値７２において生ずる。
【００３４】 図３は、ディジタル入力低域通過フィルタＩＮＬＰの典型的な実施例を示す図
である。入力データｘは加算器Ａ３１の第１の入力に供給され、遅延段Ｖ３１に
よって１つのクロックサイクルだけ遅延された後、加算器Ａ１１の第２の入力に
供給される。加算器Ａ１１からの出力信号は、望ましくはシフトレジスタとして
設計される除算器Ｄ３１を通じて、入力低域通過フィルタＩＮＬＰの出力ｙに供
給される。
【００３５】 図４は、黒レベル推定器ＢＬＥＳＴの典型的な実施例を示す図である。入力デ
ータは、入力ｘからＭＳＢ加算装置ＭＳＢ４１へ渡される。例えば１０００ ０
０００の値を有する８ビット入力信号は、１２ビットの出力値１１１１ １００
０ ００００を生成するために使用される。この出力値は加算器Ａ４１に供給さ
れ、加算器Ａ４１の出力値は積分器Ｉ４１に供給される。イネーブル入力ｅｎａ
は、図２に示される黒レベルＢＬが信号中に存在する時間に亘って積分器Ｉ４１
をオンに切り換える。積分が終了し、新しい黒レベル推定が開始する前に、積分
器Ｉ４１はリセット信号ｃｌｒによってリセットされる。積分器Ｉ４１の出力は
、加算器Ａ４１の第２の入力と、８ビット値を生成する除算器Ｄ４１の両方に供
給される。この８ビット値は、黒レベル推定器ＢＬＥＳＴの出力ｙにおいて得ら
れる。
【００３６】 図５は、閾値推定器ＬＶＥＳＴの典型的な実施例を示す図である。閾値推定器
ＬＶＥＳＴは３つの入力を有する。第１の入力ｘには例えば低域通過フィルタＩ
ＮＬＰからのデータが供給される。第２の入力ｂｌには黒レベル推定器ＢＬＥＳ
Ｔからの出力値が供給され、第３の入力にはタイマＴＩＭＩＮＧからの窓信号ｗ
ｉｎが供給される。
【００３７】 入力ｘは、一方ではＭＳＢ拡張器ＭＳＢＸ３に接続され、他方ではＭＳＢ拡張
器ＭＳＢＸ２に接続される。入力ラインは、符号なしの８ビットラインである。
ＭＳＢ拡張器ＭＳＢＸ３の出力は符号なしの９ビットラインであり、ＭＳＢ拡張
器ＭＳＢＸ２の出力は符号なしの１３ビットラインである。ＭＳＢ拡張器ＭＳＢ
Ｘ３の出力は、一方では比較器Ｃ５１のＡ入力に接続され、他方では遅延回路Ｖ
５１を介して比較器Ｃ５２のＡ入力に接続される。入力ｂｌは加算器Ａ５１を介
して比較器Ｃ５１、Ｃ５２の夫々のＢ入力に接続され、加算器Ａ５１の第２の入
力には定数２６が印加される。比較器Ｃ５１、Ｃ５２の出力及び入力ｗｉｎは、
ＡＮＤゲートＵ５１の夫々の入力に接続される。ＡＮＤゲートＵ５１の出力はフ
リップフロップＦ５１のＳ入力に接続され、フリップフロップＦ５１の反転され
たＲ入力は入力ｗｉｎに接続される。フリップフロップＦ５１のＱ−出力は、積
分器Ｉ５１及びアップカウンタＵＣ５１用のリセット信号ｃｌｒである。更に、
フリップフロップＦ５１のＱ−出力はＡＮＤゲートＵ５２の入力に接続される。
【００３８】 比較器Ｃ５１、Ｃ５２、遅延回路Ｖ５１、ＡＮＤゲートＵ５１、フリップフロ
ップＦ５１を含む回路構成要素は、ラン・イン検出器ＲＩ−ＤＴＣＴを構成する
。
【００３９】 ＭＳＢ拡張器ＭＳＢＸ２の出力は加算器Ａ５２に接続され、加算器Ａ５２の出
力は積分器Ｉ５１の入力に接続される。積分器Ｉ５１の出力は、一方では加算器
Ａ５２の第２の入力に接続され、他方では除算器Ｄ５１、除算器Ｄ５２、除算器
Ｄ５３、除算器Ｄ５４の夫々の入力に接続される。除算器Ｄ５１の割り算の比率
は３９／１０２４であることが望ましく、除算器Ｄ５２の割り算の比率は３５／
１０２４であることが望ましく、除算器Ｄ５３の割り算の比率は４７／１０２４
であることが望ましく、除算器Ｄ５４の割り算の比率は５７／１０２４であるこ
とが望ましい。除算器Ｄ５１、Ｄ５２、Ｄ５３、Ｄ５４の出力は、符号なしの８
ビットラインである。除算器Ｄ５１の出力はマルチプレクサＭ５１の０入力に接
続され、マルチプレクサＭ５１の１入力は除算器Ｄ５２の出力に接続される。除
算器Ｄ５３の出力はマルチプレクサＭ５２の１入力に接続され、マルチプレクサ
Ｍ５２の０入力はマルチプレクサＭ５１の出力に接続される。除算器Ｄ５４の出
力はマルチプレクサＭ５３の１入力に接続され、マルチプレクサＭ５３の０入力
はマルチプレクサＭ５２の出力に接続される。マルチプレクサＭ５３の出力は閾
値推定器ＬＶＥＳＴの出力ｙに接続される。
【００４０】 アップカウンタＵＣ５１の計数入力ｅｎａは、ＡＮＤゲートＵ５２の出力に接
続される。アップカウンタＵＣ５１の出力は、論理回路Ｌｇｃ５１と、比較器Ｃ
５３とに接続され、比較器Ｃ５３の出力はＡＮＤゲートＵ５２の第２の入力に接
続される。論理回路Ｌｇｃ５１には制御ラインが接続され、この制御ラインには
、ＶＰＳ信号ｖｐｓ、ＷＳＳ信号ｗｓｓ、字幕信号ｃｃが印加される。制御信号
は更に、マルチプレクサＭ５１，Ｍ５２、Ｍ５３の夫々の入力にこの順序で接続
される。論理回路Ｌｇｃ５１は出力に信号ｌｅを与え、これは積分器Ｉ５１用の
イネーブル信号であり、同時に遅延回路Ｖ５１に供給される。遅延回路Ｖ５１の
出力は、遅延回路Ｖ５２の出力に接続されると共に、ＡＮＤゲートＵ５３の反転
された入力に接続され、ＡＮＤゲートＵ５３の第２の入力は遅延回路Ｖ５２の出
力に接続される。ＡＮＤゲートＵ５３の出力は、閾値推定器ＬＶＥＳＴの出力ｖ
ａｌである。
【００４１】 閾値推定器ＬＶＥＳＴの主な部分は、平均値フィルタとして使用される積分器
Ｉ５１である。更に、使用されるラン・イン検出器ＲＩ−ＤＴＣＴは、平均値フ
ィルタが正しい信号値を処理することを確実とするよう作用する。ラン・イン検
出器ＲＩ−ＤＴＣＴは、タイマＴＩＭＩＮＧによって支配される探索窓中で、ラ
ン・イン信号の開始について探索する。これは、入力値と黒レベルの大きさの差
を所定の閾値と比較することによって行なわれる。探索窓中で閾値を超過する最
初の２つの隣接する入力値は、ラン・イン信号と関連すると見なされる。ラン・
イン信号が見つかると、閾値推定器ＬＶＥＳＴは特にラン・イン信号の中央にお
いてランプルの平均値を計算する。
【００４２】 図６は、決定装置ＧＡＴＧを示す図である。第１の入力ｌｖは、閾値に関する
情報を、加算器Ａ６１と、マルチプレクサＭ６１の０入力とに供給し、マルチプ
レクサＭ６１の第２の入力には定数７２が印加される。第２の入力ｂｌは、黒レ
ベルに関する情報を加算器Ａ６１に供給する。加算器Ａ６１の出力は、比較器Ｃ
６１のＡ入力と、リミッタＬ６１とに接続される。加算器Ａ６１の第２の入力に
は、定数２４が印加される。加算器Ａ６１の出力はＡＮＤゲートＵ６１の１つの
入力に接続され、ＡＮＤゲートＵ６１の第２の入力は、イネーブル信号を供給す
る入力ｅｎａに接続される。マルチプレクサＭ６１の出力はレジスタＲ６１に接
続され、レジスタＲ６１の出力ｌｏはレベルの値とされる。この値は、例えば通
常のテレテキストラインでは７２である。
【００４３】 リミッタＬ６１の出力は、除算器Ｄ６１と、マルチプレクサＭ６２の０入力と
、レジスタＲ６２とを介して出力ｄに接続され、出力ｄは除算器出力信号を与え
る。マルチプレクサＭ６２の１入力には、定数１４が印加される。マルチプレク
サＭ６１、Ｍ６２の制御入力、ＯＲゲートＯ６１の１つの入力、及びＯＲゲート
Ｏ６２の１つの入力は、決定装置ＧＡＴＧの入力ｒｓｔに接続され、入力ｒｓｔ
には外部リセット信号が印加される。ＡＮＤゲートＵ６１の出力は、ＯＲゲート
Ｏ６１の第２の入力、ＯＲゲートＯ６２の第２の入力、及びＡＮＤゲートＵ６２
の１つの入力に接続され、ＡＮＤゲートＵ６２の第２の入力にはそれに接続され
るタイマＴＩＭＩＮＧからの信号ｄｔｌが印加される。ＡＮＤゲートＵ６２の出
力ｎｅｌは、レジスタＲＥＧ３のためのパルスを与える。
【００４４】 決定装置ＧＡＴＧは、閾値推定器ＬＶＥＳＴによって供給された推定値ｌｖが
、信号ｅｎａによって有効な推定値であると示されているかどうか検査する。推
定値ｌｖが所定の閾値、例えば２４を超過する場合、空でないデータラインが見
つかったと想定される。次に、レジスタＲＥＧ３を適応等化器ＡＤＥＱの適応を
可能とするようセットするために信号ｎｅｌが与えられる。同時に、レベル値に
ついての２つのレジスタＲ６１、Ｒ６２の格納内容が続くクランプ回路又はスケ
ーリング装置のために更新される。
【００４５】 図７は、クランプ回路ＣＬＡＭＰの典型的な実施例を示す図である。遅延回路
Ｖ１１からの入力信号ｘは加算器Ａ７１に供給され、加算器Ａ７１の負の入力に
はマルチプレクサＭ１４からの信号ｌｖが印加される。２つの入力データライン
は符号なしの８ビットラインである。出力データラインは、符号つきの９ビット
ラインであり、リミッタＬ７１に接続される。出力データラインは、符号つきの
８ビットラインであり、クランプ回路ＣＬＡＭＰの出力ｙに接続される。
【００４６】 図８は、スケーリング装置ＳＣＡＬの典型的な実施例を示す図である。クラン
プ回路ＣＬＡＭＰによって供給される入力信号ｘは乗算器Ｍ８１に供給され、除
算器Ｄ８１において乗算器Ｍ８１の出力信号は入力ｄから供給された値ｄによっ
て割り算される。通常のテレテキストラインでは、大きさは１４にセットされる
ことが望ましい。除算器Ｄ８１の出力はリミッタＬ８１の入力に接続され、リミ
ッタＬ８１の７の符号つきのビットラインはスケーリング装置ＳＣＡＬの出力ｙ
に接続される。
【００４７】 図９は、係数適応のための１５のユニットＡＤ−ＣＦＦを含む適応等化器ＡＤ
ＥＱの典型的な実施例を示す図であり、図１０は係数適応のためのユニットＡＤ
−ＣＦＦを詳細に示す図である。係数適応のためのユニットＡＤ−ＣＦＦは、入
力ｘ及び出力ｂを有し、更に、イネーブル信号ｅｎ、所定の適応定数のための入
力ｋ、入力ｅ、リセット信号用の入力ｒｓｔ、動作モード用の入力ｅｍ、外部駆
動用のＩ２Ｃ入力Ｉ２Ｃを有する。入力ｘは、符号付き７ビットラインを介して
マルチプレクサＭＸ１０１の０入力に接続され、インバータＩＮＶ１０１を介し
てマルチプレクサＭＸ１０１の１入力に接続される。マルチプレクサＭＸ１０１
の出力はマルチプレクサＭＸ１０２の０入力に接続され、マルチプレクサＭＸ１
０２の１入力は接地に接続される。２つのマルチプレクサＭＸ１０１、ＭＸ１０
２のための制御ラインは入力ｅに接続され、マルチプレクサＭＸ１０１は値０に
よってスイッチされ、マルチプレクサＭＸ１０１は値１によってスイッチされる
。マルチプレクサＭＸ１０２の出力は、乗算器Ｍ１０４及び符号付加装置ＳＧＮ
Ｘ１０１を介して加算器Ａ１０１に接続され、乗算器Ｍ１０４の係数は入力ｋに
よってセットされる。加算器Ａ１０１の出力は、マルチプレクサＭＸ１０３の０
入力及びレジスタＲＥＧ１０１を介して加算器Ａ１０１の第２の入力に帰還され
ると共に、乗算器Ｍ１０３を介して出力ｂへ供給される。
【００４８】 マルチプレクサＭＸ１０４は、その入力０、１、２に内部初期化のための初期
化モードの係数ｉ０、ｉ１、ｉ２が印加され、その制御入力に外部初期化のため
の初期化モードの係数が印加される。マルチプレクサＭＸ１０４の出力は、乗算
器Ｍ１０１と、ＭＳＢ付加装置ＭＳＢＸ１０１と、マルチプレクサＭＸ１０５の
０入力と、マルチプレクサＭＸ１０５の０入力と、乗算器Ｍ１０２とを介してマ
ルチプレクサＭＸ１０３の１入力へ接続される。係数ｉｍが値「３」を取るとき
、マルチプレクサＭＸ１０５の制御入力に論理「１」が供給される。Ｉ２Ｃ入力
は、決定回路ＥＮＴ１０１を介してマルチプレクサＭＸ１０５の１入力に接続さ
れる。出力ｂは、決定回路ＥＮＴ１０１の０入力に接続される。決定回路ＥＮＴ
１０１の制御入力及びマルチプレクサＭＸ１０３の制御入力、並びに、ＯＲゲー
トＯ１０１を介してレジスタＲＥＧ１０１のイネーブル入力ｅｎは、入力ｒｓｔ
に接続される。入力ｅｍは、ＯＲゲートＯ１０１の第２の入力に接続される。
【００４９】 係数適応のためのアルゴリズムは、以下の式、 ｂi（ｎ）＝ｂi（ｎ−１）＋ｅ（ｎ−１）＊ｘ（ｎ−ｉ−１）＊２-k-11， ｉ＝０，１，．．．，１４ で計算され、但し、
【００５０】
【数１】 であり、
【００５１】
【数２】 であり、ｋ＝０，１，２，３は、適応係数と称されるユーザオプションである。
【００５２】 アルゴリズムをセットアップするため、各タブのために１８ビットレジスタＲ
ＥＧ１０１が必要である。ここでは、かかるレジスタはタブレジスタと称される
。８つのＭＳＢは、係数ビットと称され、フィルタ係数として使用され、レジス
タＲＥＧ１０１全体は、適応のための記憶装置として使用される。各タブレジス
タＲＥＧ１０１の８つの係数ビットは、Ｉ２Ｃバスを用いて外部プロセッサによ
って読み書きされうることが望ましい。
【００５３】 信号ｒｓｔがセットされれば、係数はそれらの初期値にリセットされうる。
【００５４】 フィルタ係数を初期化するために４つのモードが与られることが望ましい。最
初の３つは内部モードである。これらの３つの内部モードの所定の初期化係数は
、 （ｂ0（０），ｂ1（０），．．．，ｂ14（０））＝ ｛0,0,0,0,0,0,0,16,0,0,0,0,0,0,0｝（内部モード０）、又は ｛16,0,0,0,0,0,0,0,0,0,0,0,0,0,0｝（内部モード１）、又は ｛0,0,0,0,0,0,0,0,0,0,0,0,0,0,16｝（内部モード２） であることが望ましい。
【００５５】 第４のモードは、Ｉ２Ｃバスを用いて、各タブレジスタＲＥＧ１０１の８つの
係数ビットにロードされる外部初期化係数のために与えられる。
【００５６】 図１１は、係数適応のためのユニットＡＤ−ＣＦＦを示す適応等化器ＡＤＥＱ
の細部を示す図である。入力ｘは、遅延段を介して第１のユニットＡＤ−ＣＦＦ
のｘ入力に接続され、更に、遅延段と乗算器と更なる遅延段とからなる夫々の網
を介して次のユニットＡＤ−ＣＦＦのｘ入力へ渡される。本実施例では、全部で
１５ユニットのＡＤ−ＣＦＦが使用される。入力ｘはまず乗算器Ｍ１１０１に接
続され、次に各網のマルチプレクサの後に、更なる乗算器Ｍ１１０２、Ｍ１１０
３に接続される。網のマルチプレクサは、それらの制御入力によって入力ｅｍに
一緒に接続される。１５のユニットＡＤ−ＣＦＦの各ｂ出力は、乗算器Ｍ１１０
１、Ｍ１１０２、Ｍ１１０３等の夫々の第２の入力に接続される。加算手段Ａ１
１０１、Ａ１１０２は、乗算器Ｍ１１０１、Ｍ１１０２、Ｍ１１０３等の出力を
一緒に接続する。最後の加算器Ａ１００１の出力は、信号を−６４／６３の範囲
に制限するリミッタＬ１００１（図９参照）に接続する。リミッタＬ１００１か
らの出力信号は、適応等化器ＡＤＥＱの出力ｙへ渡されると共に、加算器Ａ１０
０２へ渡され、加算器Ａ１００２の第２の入力にはリミッタＬ１００１からの出
力信号の符号によって決定される定数−３２／３２が印加される。出力は、範囲
決定装置ＢＥ１００１、０値検出器、及び遅延素子を介してユニットＡＤ−ＣＦ
Ｆのｅ入力に接続される。
【００５７】 図１２は、ビットクロック発生器ＤＰＬＬを示す図である。ビットクロック発
生器ＤＰＬＬは、エッジ検出器Ｅ−ＤＴＣＴ、ラン・イン検出器ＲＩ−ＤＴＣＴ
、エッジ積分器ＥＰ−ＩＮＴＧ、エッジ補間器ＥＰ−ＩＮＴＰ、離散時間発振器
ＤＴＯ、及びエッジカウンタＥＣ１１０１を含む。他の構成要素は、符号ビット
を除去するための回路ＳＢ、ＭＳＢ付加回路ＭＸ、乗算器Ｍ、ＭＳＢ切り捨て回
路ＴＭ、示されるビット長に従ってデータを減少させる除算器Ｄである。
【００５８】 ビットクロック発生器ＤＰＬＬは、入力信号と同じ周波数であると共に再び入
力信号をサンプリングするために正確な位相角を有するクロック信号ｃｋｏを発
生するために使用される。再サンプリングのための最適位相角は、クロック信号
ｃｋｏのための立上り縁、又は入力シンボルの平均値としての出力ｐｈにおける
離散時間発振器ＤＴＯの立下り縁として得られる。入力信号について正確に６ビ
ットである位相信号ｐｈを発生する離散時間発振器ＤＴＯは、クロック発生器Ｄ
ＰＬＬの重要な部分である。周波数は、以下の表に示されるような異なるデータ
種別及びシステムに基づいて制御信号ｖｗ及びｓｙｓｍによって切り換えられる
。
【００５９】
【表１】 図１３は、入力ｄｐｈと、出力ｐｈと、制御入力ｓｙｓ、ｖｗ、ｒｓｔとを有
する離散時間発振器ＤＴＯを示す図である。制御入力ｓｙｓ、ｖｗは、上述の表
に示される適当な動作パラメータに基づいて図中に望ましい例として示される値
を与えるマルチプレクサに接続される。信号部では、加算回路Ｓ１３０１中で入
力信号ｄｐｈはマルチプレクサによって与えられる値に加算され、第２の加算回
路Ｓ１３０２に渡される。第２の加算回路Ｓ１３０２の出力信号は、遅延素子を
通り、一方では加算回路Ｓ１３０２に帰還され、他方では離散時間発振器ＤＴＯ
からの出力信号を３２の値だけ減らしたものを供給する。
【００６０】 図１３の下側の部分は、上述の表に示される適当な動作パラメータに基づいて
選択され、加算回路Ｓ１３０３に供給される一定の入力値を有するマルチプレク
サを示す。加算回路Ｓ１３０３は、加算回路Ｓ１３０２と同様に接続されるが、
その第２の出力は、遅延素子を介して加算回路Ｓ１３０２の第３の入力に接続さ
れる。
【００６１】 離散時間発振器ＤＴＯは、０乃至６３の範囲の値を有する位相補正パルスによ
ってセットされうる。出力位相は、ｄｐｈ＜３２の場合はｄｐｈ＊π／３２だけ
、即ち（ｄｐｈ−６４）＊π／３２だけ変化されうる。時間発振器ＤＴＯの位相
を入力信号の位相にロックするためには、位相誤りｐｈe、即ち図１４に示され
るように入力値ｘのゼロ交差における位相値をチェックする必要がある。値ｐｈ e は、以下の式、
【００６２】
【数３】 によって推定され、式中、ｘn及びｘn-1はエッジの両側のサンプルであり、ｐｈ n はｘnにおける離散時間発振器ＤＴＯについての位相値である。
【００６３】
【外１】 は、所与の周波数についての定数であり、例えば１サンプル間隔についての位相
差である。
【００６４】 （−６４：−３３，−３２：３１，３２：６３）＝＞（０：３１，−３２：３
１，−３２：−１）を用いたモジュロ演算と、（−３２：３１，０：３１）＝＞
（３２：６３，０：３１）からの値変換と、積分演算の後、位相誤りの反転値は
位相補正値として、離散時間発振器ＤＴＯへ供給される。本例では、補間は２つ
の連続する入力値の夫々について実行される。
【００６５】 位相補正は、１つのデータラインのラン・イン信号についてのみ実行されるこ
とが望ましい。補正回路は、離散時間発振器ＤＴＯに４つのパルスが供給された
後に非作動とされ、これは例えば１２のエッジが検出された後に生ずる。ラン・
イン検出器ＲＩ−ＤＴＣＴによって始動されるエッジカウンタＥＣ１１０１は、
積分間隔、位相補正回路のキーイング、補正の数を監視するために使用される。
【００６６】 図１５は、データレート変換器ＲＳＣＬの典型的な実施例を示す図である。夫
々の符号ｓｇｎｂｔは、入力ｘから直接、又は遅延素子及び加算器を介して間接
的にマルチプレクサ網ＭＸ１、ＭＸ２へ供給され、次にレジスタＲＥＧ１５０１
に供給され、その出力信号はインバータＩ１５０１及びマルチプレクサＭＸ５を
通って出力ＴＴＤに発生する。夫々の比較器Ｃ１５０１、Ｃ１５０２中の回路配
置は、離散時間発振器ＤＴＯからの信号ｐｈを、入力値から導出される値を与え
るマルチプレクサＭＸ３、ＭＸ４からの出力値と比較するために使用される。マ
ルチプレクサＭＸ３、ＭＸ４は信号ｖｗによって制御される。マルチプレクサＭ
Ｘ１、ＭＸ２は、比較器Ｃ１５０１、Ｃ１５０２からの出力値と、制御信号ｓｙ
ｓｍとに依存して切り換えられる。遅延素子Ｄ１、Ｄ２、インバータＩ１５０２
、マルチプレクサＭＸ６を含む網は、信号ｓｙｓｍの制御化で信号ｃｋｒｓから
出力信号ＴＴＣを生成するために使用される。マルチプレクサＭＸ５は信号ｄｔ
ｌによって制御される。
【図面の簡単な説明】
【図１】 データ処理装置を示す図である。
【図２】 テレテキスト回線の入力信号波形を示す図である。
【図３】 入力低域通過フィルタを示す図である。
【図４】 黒レベル推定器を示す図である。
【図５】 閾値推定器を示す図である。
【図６】 意志決定装置を示す図である。
【図７】 クランプ回路を示す図である。
【図８】 スケーリング装置を示す図である。
【図９】 適応等化器を示す図である。
【図１０】 係数適応のためのユニットを示す図である。
【図１１】 適応等化器の細部を示す図である。
【図１２】 ビットクロック発生器を示す図である。
【図１３】 離散時間発振器を示す図である。
【図１４】 位相誤りの推定を示す図である。
【図１５】 データレート変換器を示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年４月２６日（２０００．４．２６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＬ，ＡＭ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ ，ＢＲ，ＢＹ，ＣＡ，ＣＮ，ＣＵ，ＣＺ，ＥＥ，ＧＤ， ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，Ｉ Ｓ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ ，ＬＲ，ＬＳ，ＬＴ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＲＯ，ＲＵ，ＳＤ，Ｓ Ｇ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 エアバル，マクシミーリアン ドイツ連邦共和国，78052 ヴィリンゲン −リートハイム，シャールメネッカー 30 Ｆターム(参考） 5C021 PA13 PA26 PA36 PA66 PA67 PA76 RA07 RB03 XA45 XA61 XB12 YA27 YA34 5C063 AB20 AC01 CA23 CA40 DA01 DA03 DA07 DA13 EB03 EB04 EB13 EB23 5K046 AA05 BB03 EE02 EE06 EE49

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 望ましくはテレビジョン信号中で伝送されるディジタル信号
    を復元する回路配置であって、 閾値決定回路（ＬＶＥＳＴ）と、クランプ回路（ＣＬＡＭＰ）と、適応等化器
    （ＡＤＥＱ）と、データレート変換器（ＲＳＣＬ）と、上記データレート変換器
    （ＲＳＣＬ）を制御するビット発生器（ＤＰＬＬ）とを含むことを特徴とする回
    路配置。
  2. 【請求項２】 上記クランプ回路（ＣＬＡＭＰ）の上流に遅延回路（Ｖ１１
    ）が接続されることを特徴とする、請求項１記載の回路配置。
  3. 【請求項３】 上記閾値決定回路（ＬＶＥＳＴ）は、データを含むラインを
    検出するための決定装置（ＧＡＴＧ）に接続されることを特徴とする、請求項１
    又は２記載の回路配置。
  4. 【請求項４】 黒レベル推定器（ＢＬＥＳＴ）は、上記閾値決定回路（ＬＶ
    ＥＳＴ）及び上記決定装置（ＧＡＴＧ）の両方に接続されることを特徴とする、
    請求項３記載の回路配置。
  5. 【請求項５】 上記閾値決定回路（ＬＶＥＳＴ）の出力は、望ましくは記決
    定装置（ＧＡＴＧ）を介してスケーリング装置（ＳＣＡＬ）に接続され、上記ス
    ケーリング装置は、上記決定装置（ＧＡＴＧ）及び上記スケーリング装置（ＳＣ
    ＡＬ）によって与えられる黒レベルと参照レベルとの間の差の結果に依存して大
    きさの正規化を行なうことを特徴とする、請求項３記載の回路配置。
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