CN1127261C - 数据处理装置 - Google Patents

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Abstract

本发明涉及用于恢复在模拟发送信号中接收的数字数据的数据处理装置。根据本发明，对接收信号进行数字化，并在阈值估计器(LVEST)中确定阈值。在下游自适应均衡器(ADEQ)中对信道中的干扰进行校正，二进制时钟产生器(DPLL)产生用于数据线的校正采样率和校正相位。阈值估计器被用于确定各传输线的输入信号的平均值，然后，取该数值为采样此传输线的数据位的最佳判定数值。通过利用自适应均衡器，可以校正由传输信道引起的各种失真，而无需训练信号。因此，根据本发明的数据处理装置通常可以被用于如在电视信号中出现的所有数字附加信号。

Description

数据处理装置
技术领域
本发明涉及数据处理装置，该数据处理装置用于恢复在模拟发送信号中接收的数字数据。
现有技术
例如，由于其低通滤波作用，所以，发送信道会破坏与模拟电视信号一起发送的数字数据(如：图文电视、VPS信号或WSS信号)，然后，在接收机中利用阈值处理重构该数字数据。因此，传统的数据处理装置输出数字数据流，将数字数据流送到下游解码器进行错误校正、数据编译并将位分组为字节。
然而，利用阈值处理的传统数据处理装置不足以校正由传输信道导致的破坏，因此，下游解码器中的编译就存在错误或某些独立的数据部分不能被解码，这样在屏幕上就会显示可见错误。因此，数据的有效性依赖于传输信道。
发明概述
本发明的目的在于提供一种数据处理装置，该数据处理装置可以保证通过各种质量的传输信道以模拟信号接收的数字数据具有高数据有效性。
为了实现上述目的，一种用于恢复在电视信号中发送的数字信号的电路布置，其中，将与发送的数字信号对应的信号馈送到阈值判定器(LVEST)和钳位电路(CLAMP)，其中，阈值判定器(LVEST)和钳位电路(CLAMP)的输出信号被馈送到自适应均衡器(ADEQ)，所述自适应均衡器(ADEQ)的输出信号被馈送到数据传输率转换器(RSCL)和控制数据传输率转换器的比特产生器(DPLL)，所述自适应均衡器(ADEQ)包括系数自适应单元(AD-CFF)，其中，系数自适应单元(AD-CFF)具有输入样本的输入端(x)和用于系数值的输出端(b)，其中，输入样本通过延迟级被馈送到下一个系数自适应单元(AD-CFF)，所述输入样本被连接到第一乘法器(M1101)，所述延迟的输入样本被连接到另一个乘法器(M1102)，其中，系数自适应单元输出的系数值被馈送到各个乘法器(M1101，M1102，M1103)的第二输入端，增加装置(A1102，A1102)，增加乘法器(M1101，M1102，M1103)的输出。
根据本发明，对接收信号进行数字化处理并在阈值估计器中确定阈值。在下游自适应均衡器中校正信道干扰。并且，对于传输线中的数据，二进制时钟产生器产生校正采样率和校正采样相位。
使用阈值估计器确定各传输线的输入信号的平均值，然后，取此值为此采样传输线数据位的最佳判定值。
通过利用自适应均衡器，可以校正由传输信道引起的各种失真，而无需训练信号。因此，一般地，根据本发明的数据处理装置可以被用于如在电视信号中出现的所有数字附加信号。
二进制时钟产生器产生用于恢复数据的校正采样率并将其自身调节到最佳采样相位。
自适应均衡器通过使其对信道干扰不灵敏来改善此数据处理装置。此外，将数据传输率转换器连接到下游的自适应均衡器，该自适应均衡器的输出中具有用于对传输线上的数据进行解码的校正数据信号和校正时钟信号。
为了使阈值估计器提供的平均值对传输线保持恒定，还可以提供钳位电路。
为了使自适应均衡器具有适当动态范围的信号振幅，该钳位电路可以具有连接到下游的定标装置。
可以优先附加使用判定装置，该判定装置仅释放可被自适应均衡器处理的数据。此外，此判定装置还为定标装置提供正确定标因数并在其送到钳位电路之前校验阈值估计器的平均值。
在本发明的进一步的实施例中使用了黑色电平估计器，该黑色电平估计器估计每一条传输线的黑色电平，然后，将此黑色电平用作阈值估计器和判定装置的基准值。
为了减少信号干扰的影响，使用输入低通滤波器。
附图的简要说明
现将参考附图进一步说明根据本发明的数据处理装置的典型实施例。
图1示出数据处理装置；
图2示出图文电视传输线上的输入信号形式；
图3示出输入低通滤波器；
图4示出黑色电平估计器；
图5示出阈值估计器；
图6示出判定装置；
图7示出钳位电路；
图8示出定标装置；
图9示出自适应均衡器；
图10示出用于系数适配的单元；
图11示出自适应均衡器的详图；
图12示出二进制时钟产生器；
图13示出离散时间振荡器；
图14示出对相位误差的估计；
图15示出数据传输率转换器。
典型实施例
图1示出数据处理装置的示意图，该数据处理装置具有输入IN以及数据输出TTD和时钟输出TTC，将数字化接收数据送到IN。
所提供的数字输入数据具有8比特的分辨率以及对于PAL/SECAM制具有18MHz采样率的数据传输率，对于NTSC制具有9MHz采样率的数据传输率。未示出相应的A/D转换器。被标为“★”的数据线为无符号的数据线。
根据解码结果，寄存器REG1可以存储数值，该数值代表数据处理装置的适当模块的旁路数值。
因此，旁路数值1pdp可以被用于通过多路复用器M11旁路输入低通滤波器INLP，旁路数值bebp可以被用于通过多路复用器M12旁路黑色电平估计器BLEST，数值1ebp可以被用于通过多路复用器M14旁路定标装置SCAL，以及数值eqbp可以被用于通过多路复用器M13旁路自适应均衡器ADEQ。旁路数值adbp可以被用于以线到线的方式影响自适应均衡器的作用，旁路数值pcbp可以被用于以线到线的方式影响二进制时钟产生器DPLL。根据当前标准，时钟blk17被用于识别电视传输线17-18的非标准应用，寄存器REG1的最后8个单元用于存储漂移数值offset。
第二寄存器REG2可以用于存储数值adcns，数值adcns被用作自适应均衡器ADEQ的自适应常数。该数值越大，自适应就越快。
数值inimd用于定义启动方式，数值eqmd用于定义自适应均衡器ADEQ的操作方式。
通过输入低通滤波器INLP，将输入数据送到阈值估计器LVEST的输入端，还可以送到黑色电平估计器BLEST。
计时器TIMING提供处理数字输入数据所需的处理时钟。为此，向计时器TIMING提供水平同步信号Hsync、行编号信号Lineno、信息信号116vps、时钟信号sysm、数值blk17以及偏移数值offset，只要欧洲电视制式中的第16条线为VPS线就置位信息信号116vps。
在输入端IN，8比特长的偏移数值offset被用于补偿水平同步信号Hsync与视频输入信号之间的延迟。对于欧洲制式，根据Offset＝100-Δ来计算偏移数值offset，对于美洲制式，根据Offset＝50-Δ来计算偏移数值offset。在此，Δ为采样水平同步信号Hsync引起的延迟的采样数。这意谓着，对于欧洲制式，水平同步信号Hsync的允许延迟为(-155，100)/18(μs)，对于美洲制式，水平同步信号的允许延迟为(-205，50)/9(μs)。
计时器TIMING产生的输出信号有：时钟信号ck、用于黑色电平估计器BLEST的复位信号bec1和允许信号been、用于阈值估计器LVEST的窗信号lewn、用于自适应均衡器ADEQ的允许信号aden、当存在信号vps和信号wss之一时用于二进制时钟产生器DPLL的相位校正窗信号pcwn和信号vw、数据线信号dt1、当存在视频节目信号时的信号vps、当存在宽屏幕信令时的信号wss以及用作关闭字幕信号的信号cc。
计时器TIMING向阈值估计器LVEST提供时钟信号ck、信号vps、信号cc以及信号lewn。向黑色电平估计器BLEST提供时钟信号ck、复位相加bec1以及允许信号been。通过多路复用器M12将黑色电平估计器BLEST的8比特宽输出端分别连接到阈值估计器LVEST的第二输入端和判定装置GATG的输入端，计时器TIMING将时钟信号ck、信号dt1以及外部复位信号rst送到阈值估计器LVEST和判定装置GATG。
将同样为8比特宽的判定装置GATG的第二输入端连接到阈值估计器LVEST的输出端。阈值估计器LVEST产生的允许信号val控制判定装置GATG。判定装置GATG的输出连接到钳位电路CLAMP。通过旁路判定装置GATG，还可以将阈值估计器LVEST产生的8比特宽的输出直接连接到钳位电路CLAMP或定标装置SCAL。黑色电平估计器BLEST还对数据处理装置的输出有利，但实际上不完全是这样。
延迟电路V11对由输入低通滤波器INLP、阈值估计器LVEST以及判定装置GATA引起的信号延迟时间进行补偿。因此，在延迟电路V11延迟后，将数字输入信号IN送到钳位电路CLAMP的输入端。
将判定装置GATG的第二输出端dx连接到定标装置SCAL的第二输入端。通过多路复用器M15，将7比特宽的定标装置SCAL的输出连接到自适应均衡器ADEQ的输入端。多路复用器M15具有对旁路值scbp的控制输入。只要设置旁路值scbp，就将定标装置SCAL的输入直接连接到自适应均衡器ADEQ。
将判定装置GATG的第三输出端连接到寄存器REG3的第一输入端，寄存器REG3的第二输入端的信号been是由计时器TIMING提供的。如果传输线上传输有数据，则产生信号neline。信号neline与信号aden和adbp一起作为“与”门U11的输入信号，即用于转换信号adbp的输入。“与”门U11的输出信号为自适应均衡器ADEQ的允许信号。
自适应均衡器的其它控制输入还有送到其的：信号inmid、信号eqmd、信号adcns、信号rst以及信号ck。
将自适应均衡器ADEQ的输出分别连接到数据传输率转换器RSCL和二进制时钟产生器DPLL。将由信号norm625获得的信号rst、ck、sysm，信号vw，以及利用“与”门U12由信号pcwn和信号pcbp(被转换的)产生的信号win施加到二进制时钟产生器DPLL。
将数据线ph和由二进制时钟产生器DPLL产生的信号ckrs从二进制时钟产生器DPLL连接到/送到数据传输率转换器RSCL。此外，由二进制时钟产生器DPLL引出的数据线用于传输信号dph。此外，被施加到数据传输率转换器RSCL的输入信号还有：ck、vw、sysm以及dt1。
图2示出图文电视传输线上的输入信号的形式。在这种情况下，在值16建立黑色电平BL，在值185建立白色电平WL。
输入信号RI定义文本值1，文本数值1代表连续数字数据的电平为128的数值TXT“1”，文本数值0代表黑色电平BL为16。数值128与数值16之间的数值72产生判定阈值CL。
图3示出数字输入低通滤波器INLP的典型实施例。将输入数据x送到加法器A31的第一输入端，将通过延迟级V31延迟一个时钟周期的输入数据x送到加法器A31的第二输入端。将加法器A31产生的输出信号通过除法器D31馈送到输入低通滤波器INLP的输出端y，除法器D31设计成移位寄存器。
图4示出黑色电平估计器BLEST的典型实施例。输入数据从输入端x传输到MSB附加装置MSB41。例如，数值为1000 0000的8比特输入信号用于产生12位输出数值1111 1000 0000。此输出数值被馈送到加法器A41，将加法器A41的输出馈送到积分器I41。在信号中出现图2所示的黑色电平BL的期间内，将允许输入ena转换到积分器I41。完成积分计算并且在新的黑色电平估计开始之前，复位信号clr对积分器I41进行复位。积分器I41的输出分别被送到加法器A41和除法器D41的第二输入端，除法器D41产生8比特数值。因此，在黑色电平估计器BLEST的输出端y就获得此8比特数值。
图5示出阈值估计器LVEST的典型实施例。
阈值估计器LVEST具有3个输入端。将输入低通滤波器INLP产生的数据送到第一个输入端x，将黑色电平BLEST产生的示出数值送到第二输入端b1，将计时器TIMING产生的窗信号win送到第三输入端。
将输入端x一方面连接到MSB扩展器MSBX3，另一方面连接到MSB扩展器MSBX2。输入线为无符号的8比特传输线。MSB扩展器MSBX3的输出为无符号的9比特传输线，MSB扩展器MSBX2的输出为无符号的13比特传输线。将MSB扩展器MSBX3的输出一方面连接到比较器C51的A输入端，另一方面通过延迟电路V51连接到比较器C52的A输入端。通过加法器A51，输入b1被分别连接到比较器C51、比较器C52的B输入端，加法器A51的第二输入端被施加了常数26。比较器C51、比较器C52的输出端以及输入win被分别连接到“与”门U51的输入端。“与”门U51的输出端被连接到触发器F51的S输入端，触发器F51的反相R输入端被连接到输入win。触发器F51的Q输出为积分器I51和加法计数器UC51的复位信号。此外，触发器F51的Q输出端还被连接到“与”门U52的输入端。
包括比较器C51、比较器C52、延迟电路V51、“与”门U51以及触发器F51的电路单元构成了引入检测器RI-DTCT。
MSB扩展器MSBX2的输出端连接到加法器A52，加法器A52的输出端连接到积分器I51的输入端。积分器I51的输出端一方面连接到加法器A52的第二输入端，另一方面分别连接到除法器D51、除法器D52、除法器D53以及除法器D54的输入端。除法器D51的除法比优先为39/1024，除法器D52的除法比优先为35/1024，除法器D53的除法比为47/1024，除法器D54的除法比为57/1024。除法器D51、D52、D53、D54的输出均为无符号的8比特传输线。除法器D51的输出被连接到多路复用器M51的0输入端，多路复用器M51的1输入端被连接到除法器D52的输出端。除法器D53的输出端被连接到多路复用器M52的1输入端，多路复用器M52的0输入端被连接到多路复用器M51的输入端。除法器D54的输出端被连接到多路复用器M53的1输入端，多路复用器M53的0输入端被连接到多路复用器M52的输出端。多路复用器M53的输出端被连接到阈值估计器LVEST的输出端y。
加法计数器UC51的计数输入ena被连接到“与”门U52的输出端。加法计数器UC51的输出端一方面被连接到逻辑电路Lgc51，另一方面被连接到比较器C53，比较器C53的输出端被连接到“与”门U52的第二输入端。逻辑电路Lgc51连接有控制线，所述控制线上传输有VPS信号vps、WSS信号wss以及关闭字幕信号的信号cc。此外，控制线还以此顺序分别连接到多路复用器M51、M52、M53的控制输入。逻辑电路Lgc51在其输出端提供信号le，信号le为积分器I51的允许信号并同时被反馈到延迟电路V51。延迟电路V51的输出一方面被连接到延迟电路V52，另一方面被连接到转换的“与”门U53的输入端，“与”门的第二输入端被连接到延迟电路V52的输出端。“与”门U53的输出即阈值估计器LVEST的输出val。
阈值估计器LVEST的主要部分为积分器I51，积分器I51被用作平均值滤波器。此外，所使用的引入检测器RI-DTCT用于确保平均值滤波器处理校正信号值。引入检测器RI-DTCT在计数器TIMING的控制下在搜索窗口搜索引入启动信号。这是通过比较输入数值与具有预定阈值的黑色电平之间的振幅差值实现的。可以认为在搜索窗口中大于阈值的头两个相邻的输入数值与引入信号有关。当发现引入信号时，阈值估计器LVEST在引入信号的中部对采样计算平均值。
图6示出判定装置GATG。第一输入端1v将有关阈值的信息送到加法器A61以及多路复用器M61的0输入端，多路复用器M61的第二输入端具有适用于其的常数72。第二输入端b1将有关黑色电平的信息送到加法器A61。加法器A61的输出端被连接到比较器C61的A输入端和限幅器L61。加法器A61的第二输入端有适用于其的常数24。加法器A61的输出端被连接到“与”门U61的一个输入端，“与”门U61的第二输入端被连接到输入ena，该输入ena提供允许信号。多路复用器M61的输出端被连接到寄存器R61，寄存器R61的输出端lo为电平数值，例如，对于通常的图文电视传输线该数值为72。
经过除法器D61、多路复用器M62的0输入端以及寄存器R62，将限幅器L61的输出端连接到输出端d，在输出端d给出除法器输出信号。多路复用器M62的1输入端具有适用于其的常数14。多路复用器M61、M62的控制输入、“或”门O61的一个输入端以及“或”门O62的一个输入端被连接到判定装置GATG的输入端rst，还将外部复位信号施加到判定装置GATG。“与”门U61的输出端被连接到“或”门O61的第二输入端、“或”门O62的第二输入端以及“与”门U62的一个输入端，将计时器TIMING产生的信号dt1连接到“与”门U62的第二个输入端。“与”门U62的输出端ne1为寄存器REG3提供脉冲。
如果信号ena指出为有效估计，则判定装置GATG校验阈值估计器LVEST提供的估计值1v。如果估计值1v大于预定阈值，即大于24，就可以假设数据线占线。然后，设置寄存器REG3，使自适应均衡器ADEQ自适应，提供信号nel。同时，对于后续的钳位电路或定标装置，分别更新两个寄存器R61、R62存储的电平数值存储内容。
图7示出钳位电路CLAMP的典型实施例。延迟电路V11产生的输入信号x反馈到加法器A71，加法器A71的负输入端为由多路复用器M14产生施加到其的信号1v。两条输入数据线均为无符号的8比特传输线。输出数据线为有符号的9比特传输线并被连接到限幅器L71。输出数据线为有符号的8比特传输线并被连接到钳位电路CLAMP的输出端y。
图8示出定标装置SCAL的典型实施例。钳位电路CLAMP提供的输入信号x被馈送到多路复用器M81，在除法器D81中，多路复用器M81的输出信号除以输入d提供的数值d。对于常规的图文电视传输线，将振幅设置为14。除法器D81的输出端被连接到限幅器L81的输入端，限幅器L81的有符号的7比特传输线被连接到定标装置SCAL的输出端y。
图9示出自适应均衡器ADEQ的典型实施例，该自适应均衡器ADEQ含有用于系数自适应的15个AD-CFF单元(详示于图10)。用于系数自适应的单元AD-CFF具有输入端x和输出端b、以及允许信号en、用作预定自适应常数的输入端k、输入端e、用作复位信号的信号rst、用于指出操作方式的输入端em以及用于外部装置的输入I2C端。输入端x通过有符号的7比特传输线连接到多路复用器MX101的0输入端，通过反相器INV101连接到多路复用器MX101的1输入端。多路复用器MX101的输出端被连接到多路复用器MX102的0输入端。将多路复用器MX102的1输入端接地。用于多路复用器MX101和多路复用器MX102的控制线被连接到输入端e，数值0转换多路复用器MX101，数值1转换多路复用器MX102。多路复用器MX102的输出端通过多路复用器MX104连接到加法器A101，多路复用器MX104的系数由输入k通过信号附加装置SGNX101设置。加法器A101的输出通过多路复用器MX103的0输入端和寄存器REG101一方面反馈到加法器A101的第二输入端，另一方面再通过乘法器M103送到输出端b。
多路复用器MX104在其输入端0、1、2施加有启动方式系数i0、i1、i2用于内部初始化，启动方式系数im被施加到其控制输入用于外部初始化。多路复用器MX104的输出通过乘法器M101、MSB附加装置MSBX101、多路复用器MX105的0输入端以及乘法器M102连接到多路复用器MX103的1输入端。如果假定系数im为数值“3”，则将“1”送到多路复用器MX105的控制输入。I2C输入通过判定器ENT101连接到多路复用器MX105的1输入端。输出b被连接到判定器ENT101的0输入端。判定器ENT101和多路复用器MX103的控制输入以及通过“或”门O101的用于寄存器REG101的允许信号en均被连接到输入端rst。输入em被连接到“或”门O101的第二输入端。
如下等式为计算自适应系数的算法：
bi(n)＝bi(n-1)+e(n-1)*x(n-i-1)*2-k-11，  i＝0，1，2，…，14其中
Figure C9980591900121
其中
Figure C9980591900122
并且k＝0，1，2，3由用户选择，k可以被称为自适应常数。
为了建立此算法，所以需要18比特寄存器REG101用于存储各表格。这里将此寄存器称为表格寄存器。8个MSB被称为系数位并被用于存储自适应系数。通过外部处理器利用I2C总线，可以将各表格寄存器REG101的8个系数位写入或读取。
如果信号rst被设置，就可以将系数复位到其初始值。
有四种方式可以对滤波器系数进行初始化。头3种方式为内部方式。这三种方式的预定初始化系数可以为：
Figure C9980591900131
或所提供的第四种方式用于外部初始化系数，利用I2C总线，将外部初始化系数载入各表格寄存器REG101的8系数位。
通过示出系数自适应器AD-CFF的各单元，图11示出自适应均衡器ADEQ的细节。输入端x一方面通过延迟级连接到第一AD-CFF单元的x输入端，然后，另一方面进一步通过各自网路连接到下一个AD-CFF单元的x输入端，该网路包括延迟级、多路复用器以及后续延迟级。总之，在此典型实施例中共使用了15个AD-CFF单元。输入x首先连接到乘法器M1101，然后，在各网路的多路复用器之后顺序连接到后续乘法器M1102、M1103等。利用控制信号，将网路的各多路复用器共同连接到输入端em。15个AD-CFF单元的各b输出端均分别连接到各乘法器M1101、M1102、M1103等的第二输入端。加法装置A1101、A1102将乘法器M1101、M1102、M1103等的输出端连接到一起。最后一个加法器A1001的输出端被连接到限幅器L1001(参考图9)，限幅器L1001将信号限制在-64/63的范围内。限幅器L1001的输出信号一方面通过加法器A1002送到自适应均衡器ADEQ的y输出端，加法器A1002的第二输入端有适用于其的常数-32/32，该常数-32/32由限幅器L1001产生的输出信号确定。限幅器L1001的输出信号通过范围确定器BE1001、0数值检测器以及延迟单元连接到AD-CFF单元的e输入端。
图12示出二进制时钟产生器DPLL。实际上，二进制时钟产生器DPLL包括：边缘检测器E-DTCT、引入检测器RI-DTCT、边缘积分器EP-INTG、边缘内插器EP-INTP、离散时间振荡器DTO以及边缘计数器EC1101。其它单元有：用于移动符号位的电路SB、MSB附加电路MX、乘法器M、MSB截断电路TM以及除法器D，除法器D根据所示的比特长度减少数据。
二进制时钟产生器DPLL用于产生时钟信号cko，为了再一次采样输入信号，该时钟信号cko不仅要与输入信号的频率相同，而且具有精确的相角。再采样的最佳相角为时钟信号cko的上升边或作为输入信号平均值的离散时间振荡器DTO输出信号ph的下降边。对于输入信号，离散时间振荡器DTO产生精确到6位的相位信号ph，所以认为离散时间振荡器DTO是二进制时钟产生器DPLL中的重要组成部分。如下表所示，根据不同的数据类型和制式，利用控制信号vw和sysm对频率进行转换。
Sysm  vw  DTO的频率 说明
0  0  6.9375MHz 图文电视的位速率
0  1  5.0MHz VPS/WSS的位速率
1  0  1.007MHz 关闭字幕/Gemstar的位速率
1  1  -- 不容许
图13所示的离散时间振荡器DTO具有：输入dph、输出ph、以及控制输入sys、vw和rst。控制输入sys、vw被连接到各多路复用器，该多路复用器根据上表中的适当运算系数所提供的数值作为优先数值被标注在图中。在信号部分，在累加电路S1301中，输入信号dph与多路复用器提供的数值相加并送到第二累加电路S1302，累加电路S1302的输出信号通过延迟单元一方面反馈到累加电路S1302，另一方面被数值32减后作为离散时间振荡器的输出信号。
图13的下半部分示出多路复用器，根据上表所示的适当的运算系数，选择这些多路复用器的常数输入数值并将常数输入数值送到累加电路S1303。除了累加电路S1303具有第二输出端之外，累加电路S1303的连接方式与累加电路S1302连接方式相同，累加电路S1303的第二输出端通过延迟单元连接到累加电路S1302的第三输入端。
可以利用数值范围在0到63之间的相位校正脉冲设置离散时间振荡器DTO。因此，当dph＜32时，可以利用dph*π/32改变输出相位，否则利用(dph-64)*π/32来改变输出相位。为了将时间振荡器DTO的相位锁定到输入信号相位，必需校验相位误差，即如图14所示，输入数值x过零时的相位值phe。利用如下等式计算数值phe： ph e = ph n - Θ 1 · x n x n - x n - 1 其中xn和xn-1为边的两侧的采样，phn为离散时间振荡器DTO在xn处的相位值。ΘT为给定频率的常数，即一个采样间隔的相位差。
完成利用(-64：-33，-32：31，32：63)＝＞(0：31，-32：31，-32：-1)的求模运算、由(-32：-1，0：31)＝＞(32：63，0：31)产生的数值转换以及积分运算之后，取相位误差的倒数为相位校正值并被反馈到离散时间振荡器DTO。在此典型实施例中，在所有情况下，完成对两个连续输入值的内插。
仅优先对一条数据线的引入信号进行相位校正。将4个脉冲反馈到离散时间振荡器DTO之后，去激励校正电路；例如，这发生在检测到12个边缘之后。边缘计数器EC1101被引入检测器RI-DTCT启动并用于监视积分区间、相位校正电路的键控以及校正次数。
图15示出数据传输率转换器RSCL的典型实施例。有关符号sgnbt从输入端x直接或间接地通过延迟单元和加法器馈送到多路复用器网路MX1、MX2，然后，馈送到寄存器REG1501，寄存器REG1501的输出信号通过反相器I1501和多路复用器MX5在输出端TTD产生输出。有关比较器C1501、C1502的电路被配置为用于对离散时间振荡器DTO产生的信号ph与多路复用器MX3、MX4产生的输出值进行比较，这样提供的数值是由其输入数值获得的。信号vw对多路复用器MX3、MX4进行控制。根据比较器C1501、C1502产生的输出值和控制信号sysm转换多路复用器MX1、MX2。在信号sysm的控制下，利用信号ckrs，包括延迟单元D1、延迟单元D2、反相器I1502以及多路复用器MX6的网路用于产生输出信号TTC。多路复用器MX5受控于信号dt1。

Claims (5)

1.一种数据处理装置，其中，将与发送的数字信号对应的信号馈送到阈值判定器(LVEST)和钳位电路(CLAMP)，其中，阈值判定器(LVEST)和钳位电路(CLAMP)的输出信号被馈送到自适应均衡器(ADEQ)，所述自适应均衡器(ADEQ)的输出信号被馈送到数据传输率转换器(RSCL)和控制数据传输率转换器的比特产生器(DPLL)，所述自适应均衡器(ADEQ)包括系数自适应单元(AD-CFF)，其中，系数自适应单元(AD-CFF)具有输入样本的输入端(x)和用于系数值的输出端(b)，其中，输入样本通过延迟级被馈送到下一个系数自适应单元(AD-CFF)，所述输入样本被连接到第一乘法器(M1101)，所述延迟的输入样本被连接到另一个乘法器(M1102)，其中，系数自适应单元输出的系数值被馈送到各个乘法器的第二输入端，加法装置将各个乘法器之和输出。
2.根据权利要求1所述的数据处理装置，其特征在于，钳位电路(CLAMP)具有连接到上游的延迟电路(V11)。
3.根据权利要求1或权利要求2所述的数据处理装置，其特征在于，阈值判定器(LVEST)被连接到判定装置(GATG)，用于检测含有数据的传输线。
4.根据权利要求3所述的数据处理装置，其特征在于，黑色电平估计器(BLEST)被同时连接到阈值判定器(LVEST)和判定装置(GATG)。
5.根据权利要求3所述的数据处理装置，其特征在于，阈值判定器(LVEST)的输出优先通过判定装置(GATG)连接到定标装置(SCAL)，并且，根据由判定装置(GATG)和定标装置(SCAL)提供的黑色电平与基准数值之间的差值结果，此定标装置进行振幅归一化处理。
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