DE3247307A1 - Verfahren und einrichtung zur entzerrung deformierter binaerer empfangssignale - Google Patents

Description

Patentanwälte
Dipl.-Ing. Hans-Jürgen Müller Dipl -Chem. Dr. Gerhard Sdiupiner DipL-Ing-Hane-Peter Gauger Luciie-Grahn-Str.38- D 8000 München 80

LGZ Landis & Gyr Zug AG Zug

Verfahren und Einrichtung zur Entzerrung deformierter binärer Empfangssignale

Verfahren und Einrichtung zur Entzerrung deformierter binärer Empfangssignale

Anwendungsgebiet und Zweck
5

Die Erfindung bezieht sich auf ein Verfahren und eine Einrichtung zur Entzerrung eines nach der Demodulation aus einer deformierten binären Impulsfolge bestehenden Empfangssignals mit Hilfe von Schwellwertvergleichen. Binäre Empfangssignale werden in der Regel mit Hilfe eines konstanten Schwellwertes ausgewertet. Ist das Empfangssignal gleich oder grosser als der Schwellwert, so gilt als Empfangswert logisch "1". Ist es dagegen kleiner als der Schwellwert, so gilt als Empfangswert logisch "0". Ist das Empfangssignal infolge von Störsignalen und Verzerrungen im Uebertragungskanal stark deformiert, führt diese Vorgehensweise zu falschen und unzulässigen Auswerteresultaten. Um dies zu vermeiden, muss das deformierte Empfangssignal entzerrt werden.

Stand der Technik

Bekannt ist aus der US-PS 4 109 211 eine Methode der langsamen Schwellwertanpassung, welche dem Empfänger erlaubt, sich über längere Zeit gesehen den langsamen Aenderungen des Empfangssignals anzupassen, welche bedingt sind durch langsame Aende- rungen der Uebertragungverhältnisse des Uebertragungskanals.

Aufgabe und Lösung

Der Erfindung liegt die Aufgabe zugrunde, deformierte binäre Empfangssignale zu entzerren, so dass mit einer minimalen Fehlerwahrscheinlichkeit zur weiteren Auswertung wieder ideale rechteckförmige binäre Signale zur Verfügung stehen.

Diese Aufgabe wird erfindungsgemäss durch die im Kennzeichen des Anspruchs 1 angegebenen Merkmale gelöst.

Vorteile dieser Lösung sind, dass der unter Verwendung bekannter Bausteine der Elektronik, aber ohne Verwendung teurer Filter aufgebaute Eingangsteil des Empfängers dem nicht idealen Verhalten des Uebertragungskanals entgegenwirkt und die Folgen dieses Verhaltens, ohne dessen Ursachen zu kennen, wieder rückgängig macht, so dass für die weitere Auswertung wieder klassische Mittel der Digitaltechnik verwendbar sind. Von Vorteil ist auch die Tatsache, dass langsame Aenderungen im Verhalten des Uebertragungskanals automatisch erfasst und berücksichtigt werden.

Ein weiterer Vorteil ist, dass die Schaltung sowohl in Analog- als auch in Digital-Technik ausführbar ist. Auch wird verhindert, dass in den oft sehr langen Sendepausen das Rauschen einen gültigen Telegrammcode vortäuscht, dadurch eine Auswertung des Empfangssignals auslöst und somit den Uebertragungskanal eine Zeit lang blockiert, so dass ein während dieser Zeit gesendetes echtes Telegramm nicht ausgewertet werden kann.

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. 20

Es zeigen: Fig. 1 ein Blockschaltbild eines Uebertragungs-

systems,

Fig. 2 ein Blockschaltbild eines Entzerrers, Fig. 3 Zeitfunktionen verschiedener Signale und

' ^'9· 4 eine graphische Darstellung der Berechnung

eines Schwellwertes.

Gleiche Bezugszahlen bezeichnen in allen Figuren der Zeichnung gleiche Teile. Alle in der Beschreibung mit 74... benannten Bauelemente sind solche der Firma Texas Instruments, Dallas, Texas und alle mit LF... bezeichneten solche der Firma National Semicon ductor, Santa Clara, California.

Beschreibung

Das in der Fig. 1 dargestellte Uebertragungssystem enthält einen Sender 1, welcher über einen Uebertragungskanal 2 mit einem Empfänger 3 verbunden ist. Der Uebertragungskanal 2 besteht z.B. aus den Leitungen eines Wechselstrom-Energieverteilungsnetzes, in welchem die Informations-Uebertragung entgegengesetzt zur Energieflussrichtung erfolgen kann.

Ein in der Fig. 2 dargestellter Entzerrer 4 besitzt einen Signaleingang 5, einen ersten Takteingang 6, einen zweiten Takteingang 7, einen dritten Takteingang 8 und einen Signalausgang 9. Ein Lokaloszillator 10, ein "1"-Kanal 11, ein "O"-Kanal 12 und ein Multiplexer 13 bilden zusammen einen Demodulator 14, z.B. einen Quadratur-Demodulator.

Mittels einer Ein-Draht-Verbindung sind direkt verbunden:

Der Signaleingang 5 mit dem jeweiligen Signaleingang des "1"- und des "O"-Kanals 11 und 12, wobei diese beiden Eingänge zusammen den Eingang des Demodulators 14 bilden.

Der Ausgang des Lokaloszillators 10 mit dem jeweiligen Takteingang des "1"- und des ^M0"-Kanals 11 und 12. 25

Der Ausgang des Multiplexers 13, der gleichzeitig der Ausgang des Demodulators 14 ist, mit dem Signaleingang der Abtast/ Halte-Schaltung 15.

- Der Ausgang des "1"-Kanals 11 mit einem ersten Eingang und derjenige des "0"-Kanals 12 mit einem zweiten Eingang des Multiplexers 13.

- Der Ausgang der Abtast/Halte-Schaltung 15 mit dem Analog-Eingang eines A/D (Analog/Digital )-Wandlers 16.

- Der Ausgang eines ersten Komparators 17 mit dem Signaleingang eines Demultiplexers 18.

- Der erste Takteingang 6 mit einem ersten Eingang und der dritte Takteingang 8 über einen ersten Inverter 19 mit

einem zweiten Eingang eines ersten Und-Gatters 20.

- Der Ausgang des ersten Und-Gatters 20 mit dem Steuereingang der Abtast/Halte-Schaltung 15, dem Eingang eines Frequenzteilers 21 und dem jeweiligen Takteingang eines ersten Speichers 22, eines zweiten Speichers 23, eines m-Bit Zählers 24 und eines Adressenzählers 25.

- Der Ausgang des Frequenzteilers 21 mit dem jeweiligen Steuereingang des Multiplexers 13 und des Demultiplexers 18.

Der "1"-Kanalausgang des Demultiplexers 18 mit dem "Up"-Eingang und sein ^llO"-Kanalausgang mit dem "Down"-Eingang des m-Bit Zählers 24.
20

- Der zweite Takteingang 7 mit dem Takteingang eines Adressenzählers 25 und eines D-Flip Flop 26 sowie dem Steuereingang eines monostabilen Multivibrators 27.

- Der dritte Takteingang 8 mit dem jeweiligen Rückstelleingang des D-Flip Flop 26, des Adressenzählers 25, des ersten und des zweiten Speichers 22 und 23.

Der Q-Ausgang des monostabilen Multivibrators 27 mit dem Rückstelleingang des m-Bit Zählers 24.

- Der "Gut"-Ausgang eines zweiten Komparators 28 mit einem ersten Eingang eines ersten Freigabe-Gatters 28a und dessen Ausgang mit dem "Up"-Eingang des Adressenzählers 25.

Der "Schlecht"-Ausgang des zweiten Komparators 28 mit einem ersten Eingang eines zweiten Freigabe-Gatters 28b und dessen Ausgang mit dem "Down"-Eingang des Adressenzählers 25«

- Der Q-Ausgang des D-Flip Flop 26 mit einem ersten Eingang eines zweiten Und-Gatters 29 und der Ausgang des letzteren mit dem Signalausgang 9.

Der MSB ("Most significant bit" = Höchstwertiges Bit)-Ausgang des m-Bit Zählers 24 über einen zweiten Inverter 30a mit dem D-Eingang des D-Flip Flop 26 und einem Kontrolleingang C eines "True/Complement"-Elementes 30b z.B. vom Typ 74H87.

Der Ausgang eines ersten Decodierers 30c mit dem Takteingang eines Freigabe-Flip Flop 3Od und der Ausgang eines zweiten Decodierers 3Oe mit dem Rückstelleingang des gleichen FUp Flop 30d.

Der Q-Ausgang des Freigabe-Flip Flop 30d jeweils mit einem zweiten Eingang des zweiten Und-Gatters 29 und des zweiten Freigabe-Gatters 28b.

Der Q-Ausgang des Freigabe-Flip Flop 3Od mit einem zweiten Eingang des ersten Freigabe-Gatters 28a. 25

Ein Logikwert "1" liegt am D-Eingang des Freigabe-Flip Flop 3Od.

Eine direkte Bus-Verbindung existiert zwischen:

- dem k-Bit Digital-Ausgang des A/D-Wandlers 16 und dem k-Bit Dateneingang des zweiten Speichers 23, einem ersten k-Bit Eingang des ersten Komparators 17 und einem ersten k-Bit Eingang einer ersten Additionsschaltung 31a,

- dem k-Bit Ausgang des ersten Speichers 22 und einem k-Bit Minus-Eingang einer Subtraktionsschaltung 31b und einem ersten k-Bit Eingang einer zweiten Additionsschaltung 32,

dem k-Bit Ausgang des zweiten Speichers 23 und einem zweiten k-Bit Eingang der ersten Additionsschaltung 31a,

- dem k-Bit Ausgang der ersten Additionsschaltung 31a und einem k-Bit Plus-Eingang der Subtraktionsschaltung 31b,

- dem k-Bit Ausgang der Subtraktionsschaltung 31b und einem ersten k-Bit Eingang einer Multiplikationsschaltung 33,

- den (m-1) niedrigsten Bit-Ausgängen des m-Bit Zählers 24 und dem (m-1)-Bit Eingang des "True/Cornplement"-ELementes 30b,

- dem (m-1)-Bit Ausgang des "True/Complement"-Elementes 30b und einen ersten (m-1)-Bit Eingang des zweiten Komparators 28,

dem (m-1)-Bit Ausgang eines (m-1)-Bit Speichers 34 und einem zweiten (m-i)-Bit Eingang des zweiten Komparators 28,

dem h-Bit Ausgang des Adressenzählers 25 und den h-Bit Adresseneingang eines Festwertspeichers 35 sowie die h-Bit Eingänge des ersten und des zweiten Decodierers 30c und 3Oe,

dem k-Bit Datenausgang des Festwertspeichers 35 und einem zweiten k-Bit Eingang der Multiplikationsschaltung 33,

dem k-Bit Ausgang der Multiplikationsschaltung 33 und einem zweiten k-Bit Eingang der zweiten Additionsschaltung 32 und

- dem k-Bit Ausgang der zweiten Additionsschaltung 32 und dem k-Bit Dateneingang des ersten Speichers 22 und einem zweiten k-Bit Eingang des ersten Komparators 17.

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Die erste und die zweite Additionsschaltung 31a und 32, die Subtraktionsschaltung 31b und die Multiplikationsschaltung 33 bilden zusammen einen Schwellwertrechner 36.

Der erste Komparator 17 ist ein Digital-Komparator und der erste und zweite Speicher 22 und 23 je ein Digitalspeicher mit k Bit pro Zelle. Beide Speicher 22 und 23 besitzen je 2M Zellen und bestehen z.B. aus je k 2M-zelligen Schieberegistern, deren Takteingänge und deren Rückstelleingänge jeweils unter sich miteinander verbunden sind.

Die Fig. 3 und die Fig. 4 werden im Verlaufe der folgenden Funktionsbeschreibung näher beschrieben.

Funktionsbeschreibung

Die gesendete Impulsfolge besteht zeitlich nacheinander in der angegebenen Reihenfolge aus einem Bitmuster als Vorsequenz, einem Startbyte, welches z.B. aus den acht Bit "10010001" besteht, und dem eigentlichen die Informationen enthaltenden Telegramm, das z.B. immer mit einem "O"-Bit beginnt. Die Vorsequenz besitzt eine Reihe aus z.B. je zwölf, sich abwechselnde Bit "1" und Bit "0".

Selbst unter der Annahme eines idealen rechteckförmigen Sendesignals vor dem Sendermodulator wird das Ausgangssignal des Empfängerdemodulators, bedingt durch die nichtidealen Eigenschaften des Uebertragungskanals 2, in der Regel sehr stark verzerrt sein. Deshalb ist im Empfänger 3 eine adaptive Schwell-Wertanpassung zu verwenden, bei der die Schwellwerte während einer jeden Bitdauer T_? zeitvariabel sind und somit Schwellwertfunktionen bilden.

Die Bildung dieser Schwellwertfunktionen findet statt während Impulsfolgeausschnitten, die gleichviele sich abwechselnde Logikwerte "1" und "0" enthalten, d.h. in der Vorsequenz fortlaufend

und während des Restes der Impulsfolge bei jedem Bitwechsel. . Die Zeitgrenzen dieser Abschnitte müssen nicht unbedingt mit den Bst-Zeitgrenzen übereinstimmen.

Die Berechnungen der Schwellwerte erfolgen mit Hilfe des Schwellwertrechners 36 vor allem während der Vorsequenz, und ihre Anpassung sollte im grossen ganzen spätestens am Ende des Startbytes beendet sein. Zu Beginn der Vorsequenz sind die berechneten Schwellwerte sehr tief, sie verbessern sich jedoch im Verlaufe dieser Vorsequenz und sollten in der Regel während derselben ihren definitiven, angepassten Wert annehmen, Anschlies send finden dann nur mehr Feinanpassungen bei jedem Bitwechsel statt.

Das Empfangssignal ist z.B. "Chirp"-frequenzmoduliert und wird im Demodulator 14 des Entzerrers 4 (siehe Fig. 2) demoduliert. Dieser Demodulator ist z.B. ein bekannter Quadraturdemodulator und wird, da nicht Gegenstand des Schutzbegehrens, im folgenden nur sehr kurz beschrieben. Der Lokaloszillator 10 liefert ein für den "1"-Kanal 11 und den "O"-Kanal 12 gemeinsames Hilfssignal, welches in beiden Kanälen der Erzeugung von "Chirp"-Referenzsignalen dient. In jedem der beiden Kanäle wird das möglicherweise aufbereitete und am Signaleingang 5 des Entzerrers 4 anstehende Empfangssignal mit je zwei um neunzig Grad phasenvergehobenen "Chirp"-Referenzsignalen multipliziert und die Resultate dieser Multiplikationen anschliessend gefiltert. Die beiden so pro Kanal erhaltenen analogen Werte α. und ß., wobei i = 0 für den "O"-Kanal 12 und i = 1 für den "T'-Kanal 11 gilt, werden mittels der mathematischen Formel

A. = \/α. + β.
ι Vi ι

miteinander verknüpft. Wurde ein Bit "1" empfangen, so ist

A. » A . Beim Empfang eines Bit "0" gilt das umgekehrte. In

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beiden Fällen sind A₁ und A_fi beide in der Regel verschieden ν on Nu11.

In der Fig. 3 ist der Fall eines empfangenen Bit "1" graphisch dargestellt, und zwar:

auf der Linie a das Ausgangssignal des "!"-Kanals 11 und

auf der Linie b dasjenige des "O"-Kanals 12.

Mit Hilfe des vom Frequenzteiler 21 gelieferten und auf der Linie e der Fig. 3 dargestellten Multiplex-Taktsignals tastet der Multiplexer 13 die analogen Werte A. und A^. zeitlich abwechselnd ab und leitet sie dem Ausgang des Multiplexers 13 zu. Das so erhaltene Ausgangssignal ist auf der Linie c der Fig. 3 dargestellt und besteht pro Bitdauer T. aus 2M Abtastwerten, d.h. M Abtastwerten pro Kanal. M ist z.B. gleich zwanzig. Diese Abtastwerte werden pro Kanal mit A. . bezeichnet, wobei j die

IjJ

Werte Eins, Zwei, ..., M annimmt.

Alle Taktsignale sind mit den Netznulldurchgängen synchronisiert. Die Erzeugung der auch unter sich synchronen Taktsignale geschieht mittels bekannter Methoden der Digitaltechnik und wird hier weder beschrieben noch in der Fig. 2 zeichnerisch dargestellt, da sie nicht Gegenstand eines Schutzanspruchs ist.

Das am dritten Takteingang 8 anstehende dritte Taktsignal ist auf der Linie g der Fig. 3 dargestellt und besteht aus einem kurzen Impuls der Dauer T der mit dem Start beginnt und die beiden Speicher 22 und 23 sowie das D-Flip Flop 26 und den Adressenzähler 25 zu Beginn der Impulsfolge auf Null zurückstellt. Das am ersten Takteingang 6 anstehende und auf der Linie d der Fig. 3 dargestellte System-Taktsignal erreicht über das erste Und-Gatter 20 den Eingang des Frequenzteilers 21, wo mit Hilfe seiner negativen Flanke seine Frequenz durch zwei

geteilt wird, den Steuereingang der Abtast/Halte'-Schaltung 15 sowie die Takteingänge des m-Bit Zählers 24 und der beiden Speicher 22 und 23. Seine Periode ist T., seine Impulsdauer T , und seine erste Impulslücke beginnt mit dem Start. Mit seiner Hilfe tastet die Abtast/HaUe-Schaltung 15, die z.B. vom Typ LF398 ist, einmal pro Multiplex-Abtastung, z.B. in deren Mitte, die Abtastwerte A. . am Ausgang des Demodulators 14 während

¹ > J

der Impulsdauer ^T. ab, um anschliessend während seiner Impulslücke diese abgetasteten Abtastwerte zu halten, damit sie im nachfolgenden A/D-Wandler 16, z.B. vom Typ AD ADC8Q der Firma Analog Devices, Norwood, Massachusetts, in k-Bit Digitalwerte umgewandelt werden können. Am Ausgang dieses A/D-Wandlers 16 erscheinen somit pro Bitdauer T 2M Digitalwerte.

Das erste Und-Gatter 20 dient nur dazu, den Beginn des ersten Impulses des System-Taktsignals mit Hilfe des ersten Inverters 19 um den Wert T- zu verzögern und so dem rechteckförmigen dritten Taktsignal Gelegenheit zu geben, zu Beginn der Impulsfolge vom dritten Takteingang 8 aus den D-Flip Flop 26 und die beiden Speicher 22 und 23 auf Null zurückzustellen. Erst nach Ablauf der Impulsdauer τ gibt das dritte Taktsignal, welches für den Rest der Empfangsdauer Null ist, über den Inverter 19 das Und-Gatter 20 für das System-Taktsignal frei, so dass dessen verbleibender Rest - der um den Wert T ver-

kürzte erste Taktimpuls und alle nachfolgenden Impulse - den Ausgang des Und-Gatters 20 erreichen kann. Bedingung für ein korrektes Funktionieren ist τ > τ

Das am zweiten Takteingang 7 anstehende Bit-Taktsignal ist auf der Linie f der Fig. 3 dargestellt und besitzt eine Periode T_ gleich der Bitdauer und eine Impulsdauer T < τ Da pro Bitdauer T₉ 2M Abtastungen stattfinden, gilt die Gleichung

Der Frequenzteiler 21 ist z.B. ein D-Flip Flop vom Typ 74LS74, dessen Takteingang ein zusätzlicher, nichtgezeichneter Inverter

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vorgeschaltet ist. Der erste Impuls seines Ausgangssignals sowie derjenige des Bit-Taktsignals beginnen mit dem Start.

Die beiden Speicher 22 und 23 besitzen, wie bereits erwähnt, 2M k-Bit Zellen und arbeiten beide als Schieberegister. Jeder ist z.B. aufgebaut mittels mehrerer Schieberegister vom Typ 74LS164. Die Speicherwerte der beiden parallel betriebenen Speicher 22 und 23 werden mit Hilfe des System-Taktsignals in der Darstellung der Fig. 2 von links nach rechts und von Zelle zu Zelle verschoben, und zwar im ersten Speicher 22 .die vom Schwel Iwertrechner 36 berechneten 2M sich abwechselnden Schwellwerte einer Bitdauer der beiden Kanäle 11 und 12 und im zweiten Speicher 23 die 2M vom A/D-Wandler 16 gelieferten ebenfalls sich abwechselnden Abtastwerte des Laufenden Bit. Ab zweitem Bit sind im zweiten Speicher 23 die 2M Abtastwerte und im ersten Speicher 22 die 2M Schwellwerte des vorhergehenden Bit gespeichert. Werden die Bit der Impulsfolge fortlaufend numeriert, so enthält die in der Darstellung der Fig. 2 rechte Zelle des zweiten Speichers 23 den Abtastwert A. . , und diejenige des

i,j,m-1 ^a

ersten Speichers 22 den Schwellwert S. . . des (m-1)-ten Bit,

i,J,m-1 '

wenn am Ausgang des A/D-Wandlers 16 der Abtastwert A. .

ι, j, m

des laufenden m-ten Bit ansteht.

Der erste Komparator 17, z.B. vom Typ 74LS85, vergleicht zeitlieh nacheinander die Abtastwerte A. . mit den zugehörigen, vom Schwellwertrechner 36 gelieferten Schwellwerten S. . . Bei

i,j,m

einer positiven Entscheidung, d.h. wenn A. . > S. . ist.

' i,J,m - I₁J₁(H '

erscheint an seinem Ausgang ein Logikwert "1". Der anschliessende Demultiplexer 18, der synchron mit dem Multiplexer 13 arbeitet, trennt die positiven Entscheidungswerte der beiden Kanäle 11 und 12 voneinander und führt diejenige des "1 "-Kanals 11 dem "1 "-Kanalausgang des Demultiplexers 18 und diejenige des "O"-Kanals 12 dessen "O"-Kanalausgang zu. Für jede positive Entscheidung innerhalb eines Bit des "1 "-Kanals · wird der Inhalt des m-Bit Zählers 24, der als Vor-/Rückwärts-Zähler arbeitet, um Eins erhöht und für jede positive Entscheidung des "O"-Kanals

um Eins erniedrigt, so dass am Ende eines jeden Bit im m-Bit Zähler 24 eine zugehörige Differenz G = (H. - N_n) abgespeichert ist. N₁ ist dabei die Anzahl positiver Entscheidungen des "1"-Kanals und N_Q diejenige des "O"-Kanals. 5

Beim Empfang eines Bit "1" sind alle Entscheidungen des "!"-Kanals theoretisch positiv und diejenigen des "O"-Kanals negativ. Beim Empfang eines Bit "0" gilt theoretisch das umgekehrte. Durch das Vorhandensein von Verzerrungen können jedoch diese Entscheidungsresultate für einige Abtastwerte verfälscht und umgekehrt sein.

Die Entscheidung über den Logikwert eines Empfangsbit wird aufgrund der Anzahl positiv verlaufener Prüfungen eines jeden Kanals getroffen. Dieses statistische Verfahren hat den Vorteil, dass das fragliche Bit richtig decodiert wird, da starke Störimpulse ("Spikes") nur einen oder wenige Abtastwerte stören. Allerdings darf die Anzahl Abtastwerte pro Bit nicht zu klein sein, d.h. sie muss mindestens in der Grössenordnung von achtzehn gewählt werden.

Mit grosser Wahrscheinlichkeit bleibt beim Empfang eines Bit "1" N₁ grosser als N₀, und beim Empfang eines Bit "0" N_ grosser als N₁, d.h. mehr als die Hälfte der 2M Abtastungen entscheiden entweder für das eine oder das andere Bit, und das Vorzeichen bzw. das MSB (most significant bjt) der Differenz G = (N₁ - N_n) lässt erkennen, welchen Logikwert das ausgewertete Bit mit hoher Wahrscheinlichkeit besitzt. Im Falle eines Bit "1" ist das MSB gleich "0" und im Falle eines Bit "0" gleich "1". Dieser Wert des MSB wird mit Hilfe des zweiten Inverters 30 invertiert und zu Beginn des nächsten Bit im D-Flip Flop 26 eingelesen. Die Bit-Impulsfolge erreicht somit um ein Bit verzögert, im Rhythmus des Bit-Taktsignals den Signalausgang des Entzerrers 4, falls das zweite Und-Gatter 29 freigegeben ist. G bezeichnet die Güte des Bit-Empfangs und gibt Auskunft über die Qualität der Bit-Detektion. Die negative Flanke des

Bit-Taktsignals stellt anschliessend mit Hilfe des monostabilen Multivibrators 27 verzögert den m-Bit Zähler 24 auf Null zurück.

In der Fig. 2 wurde nicht berücksichtigt, dass aus praktischen Gründen in der Regel die beiden ersten Abtastwerte eines jeden Kanals nicht ausgewertet werden. Mit M = 20 verbleiben somit total noch 36 Abtastwerte A. . für die Auswertung. Der Gütefaktor G

¹ > J
besitzt dann einen Wert zwischen -18 und +18.

Ist der Wert von G = (N₁ - N_n) > 0, so werden seine (m-1) nfedrigsten Bit unverändert über das "True/Complernent"-Elernent 3Cb dem ersten (m-1)-Bit Eingang des zweiten Komparators 28, der z.B. auch vom Typ 74LS85 ist, zugeleitet. Ist dagegen G < 0, so werden diese (m-1) Bit im "True/Complement"-Element 30b zuerst komplementiert und erst dann dem ersten (m-i)-Bit Eingang des zweiten Komparators 28 zugeführt.

Der zweite Komparator 28 vergleicht fortlaufend den Absolutwert der (m-1) niedrigsten Ausgangsbit des m-Bit Zählers 24 mit einem im (m-i)-Bit Speicher 34 gespeicherten positiven digitalen Referenzgütewert G_Q. Dieser (m-i)-Bit Speicher ist programmierbar und besteht z.B. aus "Dual in line"-Schaltern, an deren (m-1) Kontakten bestimmte Logikwerte anliegen. Wird während einer Bitdauer T„ der Wert G^ erreicht oder überschritten, so erscheint am "Gut"-Ausgang des zweiten Komparators 28 und damit auch, bei nicht gesperrtem erstem Freigabe-Gatter 28a, am "Up"-Eingang des Adressenzählers 25 ein Logikwert "1". Wird der Wert G. dagegen nicht erreicht, so legt der "Schlecht"-Ausgang des zweiten Komparators 28, bei nicht gesperrtem zweiten Freigabe-Gatter 28b, einen Logikwert "1" an den "Down"-Eingang des Adressenzählers 25. Dieser zählt mit Hilfe des Bit-Taktsignals für die aufeinanderfolgenden Bit der Impulsfolge die Differenz zwischen der Anzahl lieber- und der Anzahl Unterschreitungen des Wertes G . .

-Ϊ3-

Es gibt vier Bereiche:

1) 18 > G > G_Q: Ein Bit "1" wurde empfangen und die

Qualität seiner Detektion ist gut. 5

2} G_Q ^> G > 0: Ein Bit "1" wurde empfangen, jedoch die

Qualität seiner Detektion ist schlecht.

3) 0 ^> G ^> - G_Q: Ein Bit "0" wurde empfangen, jedoch mit einer schlechten Detektionsqual i tat ·

4) - G_Q 2l G > - 18: Ein Bit "1" wurde empfangen und die

Qualität seiner Detektion ist gut.

^5 Mit anderen Worten: die Bitqualität ist gut, wenn der Absolutwert von G grosser oder gleich G_ ist.

Die genannte Qualität kann schlecht sein, entweder weil das empfangene Bit sehr stark verzerrt ist oder weil die Schwellwerte

S. . noch nicht genügend den Uebertragungsverhältnissen angei, j, m

passt sind.

Der Ausgang des Adressenzählers 25 speist die jeweiligen Eingänge der beiden Decodierer 30c und 30e sowie die Adresseneingänge des Festwertspeichers 35, der z.B. vom Typ 7488 ist und in welchem mit steigender Adresse und in der angegebenen Reihenfolge folgende h-Bit Digitalwerte einer Gewichtungskonstante K abgespeichert sind: 1/2, 1/4, 1/4, 1/4, 1/4, 1/8, 1/8, 1/8, 1/8. Die beiden Zähler 24 und 25 sind z.B. vom Typ 74LS191. Erreicht der Zählwert des Adressenzählers 25 den Wert Acht, so erscheint am Ausgang des ersten Decodierers 30c und damit auch am Q-Ausgang des Freigabe-Flip Flop 3Od ein Logikwert "1". Dessen Q-Ausgang sperrt dann mit Hilfe des Freigabe-Gatters 28a das Vorwärtszählen des Adressenzählers 25. Erreicht dessen Zählwert dagegen den Wert Null, so wird ein Logikwert "1" am Ausgang des zweiten

Decodierers 3Oe erzeugt, der den Freigabe-Flip Flop 3Od auf Null zurückstellt. Diesmal sperrt dessen Q-Ausgang mit Hilfe des zweiten Freigabe-Gatters 28b das Rückwärtszählen des Adressenzählers 25. Der gesetzte Q-Ausgang des Freigabe-Flip Flop 3Od gibt das zweite Und-Gatter 29 für die Bit-Impulsfolge frei und, dient als "Carrier-present"-Signal. Der erste Decodierer 30c ist ein Und-Gatter mit h Eingängen und der zweite Decodierer 3Oe ein Nor-Gatter mit ebensovielen Eingängen. Beide Freigabe-Gatter 28a und 28b werden mittels mehrerer Nand-Gatter vom Typ 74LS00, Nor-Gatter vom Typ 74LS02 und Inver-ter vom Typ 74LS04 aufgebaut.

Jedesmal wenn ausserhalb der Grenzbereiche G_Q während eines Bit erreicht oder überschritten wird, wird die Adresse des Festwert-Speichers 35 um Eins erhöht und dem Schwellwertrechner 36 ein niedrigerer oder ein gleicher Wert von K zugeleitet. Im anderen Fall wird diese Adresse Um Eins erniedrigt und dem Schwellwertrechner 36 ein höherer oder ein gleicher Wert von K zugeführt.

Die Schwellwerte S. . werden mit Hilfe des SchwelIWertrechners 36 wie folgt berechnet (siehe auch Fig. 4):

S.. = S. . ₁ + K . Δ (1), mit
'»J,m i,J,m-l

Δ = A. . - S. . , (2), wobei A. . der Mittelwert

i,j,m i,J,m-1 M,m

der gleichen Abtastwerte A. . zweier aufeinanderfolgender Bit ist.

A. . ist z.B. der arithmetische Mittelwert: i_sj,m

(A + A )/2

i,J,m-l i,J,m

A. . ist der Mittelwert des alten, im zweiten Speicher 23 qei,J,m

speicherten Abtastwertes A. . und des zugehörigen neuen, vom

A/D-Wandler 16 gelieferten Abtastwertes A. .

Die Gleichung (1) ergibt, wenn Δ durch seinen Wert aus Gleichung (2) ersetzt wird:

S. . = S. . , + K(A. . - S. . J i,j,m i,j,m-1 ι, J, m i,j,m-1

= S. . . (1 - K) + KA. . .
i,J,m-1 . t,j,m

Die Bedeutung der Parameter in den obigen Gleichungen ist aus der graphischen Darstellung der Fig. 4 ersichtlich für den Fall des Abtastwertes eines ersten Bit "1" und den gteichnummerigen Abtastwert eines nachfolgenden Bit "0".

Die erste Additionsschaltung 31a bildet den Mittelwert

A. . = (A. . . + A. . )/2. Die Teilung durch den Faktor i,j,m i,j,m-1 i,J,m

Zwei erfolgt mit Hilfe der Ausgangsverdrahtung der ersten Additionsschaltung 31a, da die Teilung einer Binärzahl durch zwei den gleichen Wert ergibt, nur dass dieser um eine Stelle nach rechts verschoben ist.' Die Subtraktionsschaltung 31b berechnet

Δ = A. . - S. . ,, die Multiplikationsschaltung 33 den Wert t, J,m i,J,m-1'

K . Δ und die zweite Additionsschaltung 32 den Wert des neuen

Schwellwertes S. . = S. . + K . Δ .

i,j,m i,J,m-1

Die Subtraktionsschaltung 31b ist auf bekannte Weise aufgebaut z.B. mittels eines "True/Complement"~Elementes vom Typ 74H87 und einer Additionsschaltung vom Typ 74LS83. Alle verwendeten Und-Gatter sind z.B. vom Typ 74LS08, alle Inverter z.B. vom Typ 74LSO4, alle D-Flip Flop z.B. vom Typ 74LS74 und die beiden Additionsschaltungen 31a und 32 z.B. vom Typ 74LS83. Der monostabile Multivibrator ist z.B. vom Typ 74121. Der Demultiplexer 18 besteht z.B. aus mehreren Demultiplexern vom Typ 7 4-.LS154.

Da die Werte von K immer kleiner als Eins sind, wird gemäss Gleichung (1) nur ein Teilwert von Δ zum alten Schwellwert

S. . , addiert, um den neuen Schwellwert S. . zu erhalten. i,j,m-1 ' i,J,m

Die Konstante K ist ein Gewichtungsfaktor und besitzt zu Beginn der Vorsequenz den relativ hohen Wert 1/2. Er bestimmt, wie

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schnell sich der Schwellwert verändert, d.h. wie schnell er sich den Verhältnissen auf dem Uebertragungskanal 2 anpasst. Mit seiner Hilfe wird die Schwellwertadaption beschleunigt oder verlangsamt, je nachdem, ob die Uebertragungsverhältnisse gut oder schlecht sind.

Während der Vorsequenz verändern sich die berechneten Schwellwerte fortlaufend, beginnend mit einer relativ schlechten Anpassung gemäss dem Wert K = 1/2.

Im Verlauf der Vorsequenz verbessert sich die Anpassung der Schwellwerte S. . jedesmal wenn |g| > G_Q ist, d.h. wenn G im Bereich 1 oder 4 liegt, indem K in diesem Fall nacheinander die Werte 1/4, 1/4, 1/4, 1/4, 1/8, 1/8, 1/8, 1/8 annimmt. Spätestens nach Beendigung des Startbytes, in der Regel jedoch bereits während der Vorsequenz, sind die definitiven angepassten Schwellwerte erreicht. Dies ist der Fall, wenn K zum viertenmal den Wert 1/8 annimmt. In diesem Augenblick wird ein Signal "Carrier present" erzeugt, welches das zweite Und-Gatter 29 freigibt, womit die Durchschaltung des Telegramms vorbereitet wird. Verschlechtert sich die Detektion im Verlaufe der Zeit, d.h. liegt G im Bereich 2 oder 3, so erfolgt der beschriebene Ablauf in umgekehrter Richtung.

Durch die spezielle Wahl der Werte von K - viermal der Wert 1/4 und viermal der Wert 1/8 - ist eine zeitliche Filterfunktion, z.B. ein Filter erster Ordnung, in der Schwellwertanpassung eingebaut, so dass plötzliche kurzzeitige Störer- die Schwellwertanpassung kaum beeinflussen und die Schwellwerte S. . nicht unnötig verstellen. Eingangssignale dieses Filters sind die Mittelwerte und sein Ausgangssignal ist die Schwellwertfunktion. Die Schwellwertanpassung ist zu Beginn auf Grund grosser K sehr schnell, d.h. ihre Zeitkonstante ist sehr ,klein, weil dann die Güte des Empfangs noch sehr gering ist, und verlangsamt sich

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anschliessend dank einer dann grösseren Zeitkonstante im Verlaufe der Impulsfolge.

Der Signalausgang 9 des Entzerrers 4 speist einen nicht gezeichneten weiteren Decodierer, der die durch das zweite Und-Gatter 29 freigegebene Impulsfolge auf bekannte Weise decodiert. Wird das Startbyte richtig empfangen und decodiert, gibt dieser Decodierer ein nachgeschaltetes, ebenfalls nicht gezeichnetes weiteres Und-Gatter am Ende des Startbytes für das nachfolgende, eventuell decodierte Telegramm frei.

Verschlechtert sich während des Telegrammempfangs die Bitqualität, so verhindert die "Hysterese" der K-Werte, dass das Telegramm direkt abgebrochen wird. Erst wenn K wieder den Wert 1/2 erreicht, d.h. der Adressenzähler 25 den Wert Null annimmt, erfolgt ein Abbruch der Durchschaltung mit Hilfe des zweiten Decodierers 3Oe und des Freigabe-Flip Flop 30d, und das "Carrier present"-Signal wird wieder auf "0" zurückgestellt.

Zur Realisierung des Schwellwertrechners 36 verwendet man vorteilhafterweise einen Mikrocomputer.

Die hier beschriebene Funktion gilt unter der Annahme der Verwendung seriell betriebener elektronischer Schaltungen. Es ist möglieh, diese Funktion auch mit Hilfe parallel betriebener elektronischer Schaltungen zu realisieren. Eine solche Lösung ist jedoch in der Regel aufwendiger.

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Claims (16)

1. PATENTANSPRUECHE

   Π .) Verfahren zur Entzerrung eines nach der Demodulation aus einer deformierten binären Impulsfolge bestehenden Empfangssignals mit Hilfe von Schwellwertvergleichen, dadurch gekennzeichnet, dass das Empfangssignal mehrmals innerhalb einer Bitdauer (T„) mit einem während dieser Bitdauer (T_) zeitvariablen Schwellwert verglichen wird, die Schwellwertfunktion zu Beginn des Empfangs angepasst und im Verlaufe der Impulsfolge nachkorrigiert wird.
2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass ein Bitmuster als Vorsequenz dazu be.nutzt wird, die Schwellwertfunktion zu Beginn des Empfangs an das Empfangssignal anzupassen.
3. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Schwellwertfunktion innerhalb einer Bitdauer (T„) aus einer ganzzahligen Reihe diskreter Schwellwerte S. . und das ·

   ι, j, m

   zu vergleichende Empfangssignal aus der gleichen Anzahl diskreter Abtastwerte A. . besteht.

   i,j,m
4. 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass ein empfangenes Bit den Wert logisch "1" erhält, wenn die Mehrzahl der diskreten Abtastwerte A. . , welche über ihren zugehöri-

   i, J, m

   gen diskreten Schwellwert S. . liegen, einem "!"-Kanal (11)

   ι, j, m

   angehört, und den Wert logisch "0" erhält, wenn diese Mehrzahl einem "O"-Kanal (12) angehört. ■ ' ■
5. 5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass zur Bildung der Schwellwertfunktion Impulsfolgeausschnitte mit gleichvielen, sich abwechselnden Logikwerten "1" und "0" verwendet werden, von denen Mittelwerte abgeleitet werden r
6. 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Mittelwerte arithmetische Mittelwerte sind.

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   -Ά-
7. 7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Mittelwerte als Eingangsgrösse eines zeitlichen Filters verwendet werden, dessen Ausgangssignal die Schwetlwertfunktion ist.
8. 8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass das Filter ein Filter erster Ordnung ist.
9. 9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass das Filter variable Zeitkonstanten aufweist, welche bei Beginn der Anpassung und bei schlechten Uebertragungsverhältnissen klein und bei guten Uebertragungsverhältnissen gross sind.
10. 10. Verfahren nach einem der Ansprüche 5 bis 9, dadurch ge-

    kennzeichnet, dass die Anpassung der Schwellwertfunktion mit dem Ende der Vorsequenz im wesentlichen abgeschlossen ist und dass die Nachkorrektur aufgrund weiterer geeigneter Telegrammausschnitte mit gteichvielen sich abwechselnden Logikwerten "1" und "0" erfolgt.
11. 11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass für jedes Bit der Impulsfolge ein Gütefaktor (G) ermittelt und sein Absolutwert mit einem positiven Referenzgütewert (G_) verglichen wird.
12. 12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass jedesmal, wenn der Absolutwert den Referenzgütewert (G_Q) erreicht oder überschreitet, die Adresse eines Festwertspeichers (35) um den Wert Eins erhöht wird bzw. andernfalls um den Wert Eins erniedrigt wird, wobei im Festwertspeicher (35) mit steigender Adresse sinkende oder gleiche Werte einer Gewichtungskonstante (K) abgespeichert sind.
13. 13. Verfahren nach einem der Ansprüche 1. bis 12, dadurch

    gekennzeichnet, dass die Schwellwertfunktion pro Bit aus einer ganzzahligen Anzahl diskreter Schwellwerte (S. . ) besteht,

    die mittels der Formel S. . = S. . , (1 - K)'+ KA. . be-

    i, j,m ι, j,m-l i,J,m

    rechnet werden, wobei S. . , der gleichnummerige diskrete

    ι, J,nT-1 ^{a a}

    Schwellwert des vorhergehenden Bit ist, K eine in einem Festwertspeicher (35) gespeicherte Gewichtungskonstante darstellt

    und A. . ein Mittelwert von zwei, den beiden Schwellwerten i,j,m

    S. . und S. . - zugeordneten Abtastwerte des Empfangssignals i,j,m i,j,m-1

    sind.
14. 14. Einrichtung zur Entzerrung eines aus einer binären Impulsfolge bestehenden Empfangssignals mit Hilfe von SchwelIwertvergleichen, gekennzeichnet durch das Vorhandensein von. wenigstens:

    - einer Abtast/Halte-Schaltung (1.5) zur 2M-fachen Abtastung des demodulierten Empfangssignals während einer Bitdauer (T₂),

    - eines Analog/Digital-Wandlers (16),

    - eines ersten Kornparators (17) zum Vergleich der Abtastwerte mit zugehörigen diskreten Schwellwerten,

    - eines ersten Speichers (22) zum Speichern der mittels eines Schwellwertrechners (36) berechneten Schwellwerte,

    eines zweiten Speichers (23) zum Speichern der Abtastwerte des demodulierten Empfangssignals,

    - eines m-Bit Zählers (24) zur Ermittlung der Anzahl positiver Schwellwertentscheidungen und

    - eines D-FUp Flop (26) zur Bildung der Bit des Ausgangssignals der Einrichtung.
15. 15. Einrichtung nach Anspruch 14, gekennzeichnet durch das zusätzliche Vorhandensein:

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    eines (m-1)-Bit Speichers (34) zum Abspeichern eines positiven Referenzgütewertes (G_),

    eines zweiten Komparators (28) zum Vergleich des Absolutwertes eines Gütefaktors (G) mit dem Referenzgütewert (G_Q),

    eines Adressenzählers (25) zur Erzeugung von Adressen für einen Festwertspeicher (35), in welchem Werte einer Gewichtungskonstante (K) abgespeichert sind und eines Und-Gatters (29) zur Freigabe des Ausgangssignals der Einrichtung.
16. 16. Einrichtung nach Anspruch 14 oder 15, dadurch gekennzeichnet, dass der Schwellwertrechner (36) ein Mikrocomputer ist.