DE3309450A1 - Verfahren und einrichtung zur synchronisierung binaerer empfangssignale - Google Patents
Verfahren und einrichtung zur synchronisierung binaerer empfangssignaleInfo
- Publication number
- DE3309450A1 DE3309450A1 DE19833309450 DE3309450A DE3309450A1 DE 3309450 A1 DE3309450 A1 DE 3309450A1 DE 19833309450 DE19833309450 DE 19833309450 DE 3309450 A DE3309450 A DE 3309450A DE 3309450 A1 DE3309450 A1 DE 3309450A1
- Authority
- DE
- Germany
- Prior art keywords
- urbit
- bit
- input
- value
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/044—Speed or phase control by synchronisation signals using special codes as synchronising signal using a single bit, e.g. start stop bit
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
Dlpl.-Oiem. Dr. Gerhard Sdiupfner
DipL-Ing. Hane-Peter Gauger
Lwfli-enthn-Str. 38 · D 8000 München 80
LGZ
Landis & Gyr Zug AG
CH-6301 Zug Schweiz
Verfahren und Einrichtung zur Synchronisierung binärer Empfangssignale
tarnt**
· · · · ·
Verfahren und Einrichtung zur Synchronisierung binärer Empfangssignale
Die Erfindung bezieht sich auf ein Verfahren und eine Einrichtung
zur Synchronisierung binärer Empfangssignale gemäss dem Oberbegriff
des Anspruchs 1.
10
Stand der Technik
Es wurde bereits in dem CH-Patentgesuch Ί604/82-1 ein Verfahren
zur Entzerrung eines nach der Demodulation aus einer deformierten binären Impulsfolge bestehenden Empfangssignals vorgeschlagen,
^r In einem Empfänger wird dieses entzerrte Empfangssignal mit Hilfe
einer Netzwechselspannung eines Energieversorgungsnetzes und der Verwendung einer Vorsequenz sich abwechselnder Logikwerte Ί1
und 1O1 für eine ganz bestimmte Uebertragungsrate von z.B. 100
Bd synchronisiert. 20
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Einrichtung zu schaffen, die es ohne grossen Aufwand erlauben,
das Empfangssignal auch dann automatisch zu synchronisieren, wenn die Uebertragungsrate ein ganzzahliger Teiler, z.B.
50 Bd, 25 Bd oder 12,5 Bd, der grössten zugelassenen Uebertragungsrate
von z.B. 100 Bd ist.
Diese Aufgabe wird erfindungsgemäss durch die im Kennzeichen
des Anspruchs 1 angegebenen Merkmale gelöst.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt
und wird im folgenden näher beschrieben.
Es zeigen: Fig. 1 ein Blockschaltbild einer Synchronisierschaltung,
PA 2197
Fig. 2 ein Blockschaltbild einer Maximum-Entschei-
dungsschattung,
Fig. 3 ein Blockschaltbild eines Codierers,
Fig. 4 Impulsdiagramme einer Vorsequenz und Fig. 5 ein Diagramm zur Erläuterung einer Spitzen-
detektion.
Gleiche Bezugszahlen bezeichnen in allen Figuren der Zeichnung
gleiche Teile. Alle in der Beschreibung mit 74... benannten Bauelemente
sind solche der Firma Texas Instruments, Dallas, Texas. 10
Eine in der Fig. 1 dargestellte Synchronisierschaltung 1 besitzt
einen Takteingang 2, einen Rückstelleingang 3, einen Taktausgang 4, einen Datenausgang 5 und einen m-Bit Dateneingang 6.
Sie besteht aus einem Zähler 37, einem Synchronisierspeicher 38 mit vier Zellen 38a, 38b, 38c und 38d, einer Maximum-Entscheidungsschaltung
39, einem Codierer 40, einem Schieberegister 41, einem Differenzglied 42, einem sogenannten True/Complernent-Glied
43, Additionsschaltungen 44 bis 47, einem Und-Gatter 48, einem Impulsgeber 49, weiteren Und-Gattern 50 bis 53 und einem Oder-Gatter
54.
Mittels einer Ein-Draht-Verbindung sind direkt verbunden:
- die vier MSB-Ausgänge der vier letzten Zellen" des Schieberegisters
41 mit je einem invertierenden Eingang dieser vier Und-Gatter, und zwar die erste Zelle mit demjenigen des
Und-Gatters 50, die zweite Zelle mit demjenigen des Und-Gatters 51, die dritte Zelle mit demjenigen des Und-Gatters 52
3Q und die vierte Zelle mit demjenigen des Und-Gatters 53;
- ein erster* Ausgang der Maximum-Entscheidungsschaltung 39 mit einem zweiten Eingang des Und-Gatters 50, sein zweiter
Ausgang mit einem zweiten Eingang des Und-Gatters 51, sein dritter Ausgang mit einem zweiten Eingang des Und-Gatters
und sein vierter Ausgang mit einem zweiten Eingang des Und-Gatters 53;
·/. PA 2197/21.12.82
• e · · ο ·
- die vier Ausgänge der Maximum-Entscheidungsschaltung 39
mit je einem der vier Eingänge des Codierers 40;
die zwei Ausgänge des Codierers 40 je mit einem der zwei
Paralleleingänge des 2-Bit Zählers 37;
- die zwei Parallelausgänge des Zählers 37 mit je einem Eingang des Und-Gatters 48;
- der Ausgang des Und-Gatters 48 mit dem Eingang des Impulsgebers 49;
der Ausgang des Impulsgebers 49 mit dem Taktausgang 4 des
Synchronisierschaltung 1 und mit dem Setzeingang des Zählers
is 3?;
- der Takteingang 2 der Synchronisierschaltung 1 mit dem Takteingang
des Zählers 37;
der Rückstelleingang 3 der Synchronisierschaltung 1 mit dem
Rückstelleingang des Zählers 37;
die Ausgänge der Und-Gatter 50 bis 53 mit je einem Eingang
des Oder-Gatters 54;
der Ausgang des Oder-Gatters 54 mit dem Datenausgang 5
der Synchronisierschaltung 1.
Mittels einer direkten m-Bit Busverbindung sind verbunden:
- der m-Bit Ausgang der ersten Zelle des Schieberegisters 41 mit
dem Plus-Eingang der ersten Zelle des Differenzgliedes 42;
- der m-Bit Ausgang der zweiten Zelle des Schieberegisters 41
mit dem Minus-Eingang der ersten Zelle und mit dem Plus-Ein-35
gang der zweiten Zelle des Differenzgliedes 42;
der m-Bit Ausgang der dritten Zelle des Schieberegisters 41
mit dem Minus-Eingang der zweiten Zelle und mit dem
PA 2197 /
Plus-Eingang der dritten Zelle des Differenzgliedes 42;
- der m-Bit Ausgang der vierten Zelle des Schieberegisters 41 mit dem Minus-Eingang der dritten Zelle und mit dem
5 Plus-Eingang der vierten Zelle des Differenzgliedes 42;
- der m-Bit Ausgang der fünften Zelle des Schieberegisters mit dem Minus-Eingang der vierten Zelle des Differenzgliedes
42;
- jeder m-Bit Ausgang des Differenzgliedes 42 mit je einem m-Bit Eingang der vier Zellen des True/Comp lernen t-G I iedes
43;
- jeder m-Bit Ausgang des True/Comp lernen t-G I iedes 43 mit je
einem ersten m-Bit Eingang einer der vier Additionsschaltungen 44, 45, 46 und 47;
jeder m-Bit Ausgang der vier Additionsschaltungen 44, 45, 46 und 47 mit einem m-Bit Eingang einer der vier Zellen
38a, 38b, 38c und 38d des Synchronisierspeichers 38;
jeder m-Bit Ausgang der vier Zellen 38a, 38b, 38c und 38d des Synchronisierspeichers 38 mit dem zweiten m-Bit Eingang
der zugehörigen Additionsschaltung 44, 45, 46 bzw. 47 und mit einem der vier m-Bit Eingänge der Maximum-Entscheidungsschaltung
39;
der m-Bit Dateneingang 6 der Synchronisierschaltung 1 mit dem m-Bit Eingang des Schieberegisters 41.
Das Schieberegister 41 besteht z.B. aus m parallel betriebenen 74LS96, das Differenzglied 42 aus mehreren 74LS83 mit vorgeschalteten
74H87, das True/Complement-GUed 43 aus mehreren 74H87,
die Additionsschaltungen 44 bis 47 aus 74LS83, der Synchronisierspeicher 38 aus mehreren 74LS75, der Impulsgeber aus einem
PA 2197
— ji —
?■
74121, der Zähler 37 aus einem 74LS191, die Und-Gatter 48 und
bis 53 aus 74LS08, die Inverter aus 74LS04 und das Oder-Gatter 54 aus einem 7425.
Die in der Fig. 2 dargestellte Maximum-Entscheidungsschaltung
besteht aus zwei digitalen Komparatoren 55 und 56, zwei
Oder-Gattern· 57 und 58, vier Freigabeschaltungen 59 bis 62,
zwei Mehrbit-Oderschaltungen 63 und 64, einem digitalen Komparator 65, einem weiteren Oder-Gatter 66 und vier Und-Gattern
67 bis 70.
Mittels einer Ein-Draht-Verbindung sind direkt verbunden:
der "Grösser"-Ausgang des Komparators 55 mit einem ersten
und sein "Gleich"-Ausgang mit einem zweiten Eingang des
Oder-Gatters 57;
- der "Grösser"-Ausgang des Komparators 56 mit einem ersten
und sein "Gleich"-Ausgang mit einem zweiten Eingang des Oder-Gatters 58;
der "Kleiner"-Ausgang des Komparators 55 mit dem Freigabeeingang
der Freigabeschaltung 60 und einem ersten Eingang des Und-Gatters 68;
der "Kleiner"-Ausgang des Komparators 56 mit dem Freigabeeingang der Freigabeschaltung 62 und einem ersten Eingang des
Und-Gatters 70;
3Q - der Ausgang des Oder-Gatters 57 mit dem Freigabeeingang der
Freigabeschaltung 59 und einem ersten Eingang des Und-Gatters 67;
der Ausgang des Oder-Gatters 58 mit dem Freigabeeingang der Freigabeschaltung 61 und einem ersten Eingang des Und-Gatters
69;
PA 2197
• * «au
der "Grösser"-Ausgang des Komparators 65 mit einem ersten Eingang
und sein "Gleich"-Ausgang mit einem zweiten Eingang des Oder-Gatters 66;
5 - der Ausgang des Oder-Gatters 66 jeweils mit dem zweiten
Eingang der Und-Gatter 67 und 68;
der "Kleiner"-Ausgang des Komparators 65 jeweils mit dem zweiten
Eingang des Und-Gatters 69 und 70; 10
- die Ausgänge der Und-Gatter 67 bis 70 je mit einem der vier
Ausgänge der Maximum-Entscheidungsschaltung 39.
Mittels einer m-Bit Busverbindung sind direkt verbunden: 15
ein erster Eingang der Maximum-Entscheidungsschaltung 39 mit
einem ersten Dateneingang des Komparators 55 und einem Dateneingang der Freigabeschaltung 59;
- ein zweiter Eingang der Maximum-Entscheidungsschaltung 39
mit einem zweiten Dateneingang des Komparators 55 und einem Dateneingang der Freigabeschaltung 60;
ein 4r'tter Eingang der Maximum-Entscheidungsschaltung 39 mit
einem ersten Dateneingang des Komparators 56 und einem Daten
eingang der Freigabeschaltung 61;
ein vierter Eingang der Maximum-Entscheidungsschaltung 39
mit einem zweiten Dateneingang des Komparators 56 und einem Dateneingang der Freigabeschaltung 62;
der Ausgang der Freigabeschaltung 59 mit einem ersten Eingang
der Mehrbit-Oderschaltung 63 und derjenige der zweiten
Freigabeschaltung 60 mit einem zweiten Eingang der Mehrbit-Oderschaltung
63;
• Αρα 2197
der Ausgang der Freigabeschaltung 61 mit einem ersten Eingang
der Mehrbit-Oderschaltung 64 und derjenige der Freigabeschaltung 62 mit einem zweiten Eingang der Mehrbit-Oderschaltung
64;
5
5
der Ausgang der Mehrbit-Oderschaltung 63 mit. einem ersten
Dateneingang und der Ausgang der Mehrbit-Oderschaltung 64
mit einem zweiten Dateneingang des Komparators 65.
10 Die Komparatoren 55, 56 und 65 bestehen z.B. aus je einem
74LS85, die Und-Gatter 67 bis 70 und die vier Freigabeschaltungen
59 bis 62 aus 74LS08 und die Oder-Gatter 57, 58 und 66 sowie die beiden Mehrbit-Oderschaltungen 63 und 64 aus 74LS32.
Der in der Fig. 3 dargestellte Codierer 40 besteht aus vier Freigabeschaltungen
71 bis 74 und zwei Oder-Gattern 75 und 76.
Mittels einer Ein-Draht-Verbindung sind direkt verbunden:
- die vier Eingänge des Codierers 40 mit dem Freigabeeingang je einer der vier Freigabeschaltungen 71 bis 74;
der erste Ausgang je einer der vier Freigabeschaltungen 71 bis 74 mit je ein^m Eingang des Oder-Gatters 75;
25
der zweite Ausgang je einer der vier Freigabeschaltungen 71 bis 74 mit je einem Eingang des Oder-Gatters 76;
der Ausgang der Oder-Gatter 75 und 76 mit je einem der zwei
Ausgänge des Codierers 40.
Am 2 Bit-Dateneingang der Freigabeschaltung 71 liegt die Bitkombination
1OO1, an demjenigen der Freigabeschaltung 72 die Bitkombination
Ό11, an demjenigen der .Freigabeschaltung 73 die Bitkombination
ΊΟ' und an demjenigen der Freigabeschaltung 74 die
Bitkombination '11'.
PA 2197
Die Oder-Gatter 75 und 76 sind z.B. vom Typ 7425 und die Freigabeschaltungen
71 bis 74 bestehen z.B. aus je zwei Und-Gattern vom Typ 74LS08.
5 Funktionsbeschreibung
Die empfangenen Bit eines binären Empfangssignals sind in der
Regel deformiert* Je nach dem Grad der Deformation kann für
jedes Bit ein Empfangsgütewert G. angegeben werden, wobei i die laufende Nummer des einzelnen Bit im Empfangssignal bezeichnet.
Ein Beispiel der Definition eines Empfangsgütewertes G. ist im CH-Patentgesuch 1604/82-1 beschrieben.
Die Empfangssignale können mit verschiedenen Uebertragungsraten,
z.B. 100 Bd, 50 Bd, 25 Bd und 12,5 Bd, übertragen werden, wobei die höchste Uebertragungsrate in der Regel ein ganzzahliges
Vielfaches η der anderen Uebertragungsraten ist. Jedes Empfangsbit besteht somit aus einer ganzzahligen Anzahl η von Urbit,
wobei ein Urbit ein Bit ist, dessen Dauer gleich der Bitdauer desjenigen Empfangssignals ist, das mit der höchsten Uebertragungsrate
übertragen wird. Die Dauer eines Empfangsbit bei 50 Bd entspricht somit zwei, diejenige bei 25 Bd vier und diejenige
bei 12,5 Bd acht Bitdauern eines Urbit, falls dessen Uebertragungsrate 100 Bd beträgt.
25
25
Die Empfangssignale mit der höchsten Uebertragungsrate und damit auch die Urbit sind bereits auf eine an sich bekannte
und daher nicht näher beschriebene Weise synchronisiert. Das
Taktsignal am Takteingang 2 der Synchronisierschaltung 1 der Fig. 1 besitzt eine Periode, die gleich der Bitperiode der Urbit
ist, d.h. beT 100 Bd zehn Millisekunden.
Die Empfangsgütewerte G. der einzelnen Urbit werden z.B. gemäss dem im CH-Patentgesuch 1604/82-1 beschriebenen Verfahren ermittelt,
und für die einzelnen Urbit zeitlich nacheinander in einem gemeinsamen, nicht dargestellten Gütewertspeicher abgespeichert.
PA 2197
Beim Empfang eines einwandfreien Logikwertes 1I1 besitzt G.
z.B. einen grossen positiven und beim Empfang eines einwandfreien Logikwertes 1O1 z.B. einen im Absolutwert grossen negativen
Wert.
5
5
Wird die bei 100 Bd synchronisierte Einrichtung mit 50 Bd, 25 Bd
oder 12,5 Bd betrieben, so ist ohne zusätzliche Massnahmen unklar,
welches der zwei, vier oder acht während einer Empfangs-
- bitdauer vorhandenen Urbit die Empfangsbitdauer bei diesen
anderen Uebertragungsraten einleitet.
Im Gütewertspeicher sind zeitlich nacheinander die Gütewerte G. der verschiedenen Urbit am Ende einer jeden 100 Bd-Bitdai
als m-Bit Digitalwerte abgespeichert, wobei, wie bereits erwähnt, i =0,1,2,... die
angenommen wird.
angenommen wird.
G. der verschiedenen Urbit am Ende einer jeden 100 Bd-Bitdauer
U
i =0,1,2,... die laufende Nummer des Urbit angibt und G. =
i =0,1,2,... die laufende Nummer des Urbit angibt und G. =
In der Fig. 4 sind vergleichende Impulsdiagramme einer Vorsequenz
sich abwechselnder Logikwerte 1O1 und 1I' dargestellt,
und zwar auf Zeile a bei 12,5 Bd, auf Zeile b bei 25 Bd, auf
Zeile c bei 50 Bd und auf Zeile d bei 100 Bd. Wie leicht aus der Fig. 4 ersichtlich ist, besteht bei einer auf die 100 Bd-Uebertragungsrate
abgestimmte Synchronisierung die Bitimpulsfolge
der Vorsequenz aus der Reihenfolge folgender Urbit: *
- bei 12,5 Bd: 1111111100000000...
- bei 25 Bd: 1111000011110000...
' 50 Bd: 1100110011001100...
- bei 100 Bd: 1O1O101O1O10101O...
Bei 50 Bd, 25 Bd und 12,5 Bd besitzen somit zwei, vier und
acht aufeinanderfolgende Urbit der Vorsequenz den gleichen Logik-3^
wert Ί1 bzw. 1O1 im Gegensatz zur Uebertragungsrate 100 Bd,
bei der sich diese Logikwerte abwechseln, wie dies für eine
PA 2197
• W tr * · · *
Synchronisation normalerweise erforderlich ist. Das Empfangsgerät kennt nur die zu erwartende Uebertragungsrate und muss an
Hand des empfangenen Bit die Urbit-Taktfrequenz 100 Hz so
synchronisieren, dass der Bitanfang nicht nur bei 100 Bd, sondem
auch bei den niedrigeren Uebertragungsraten mit dem Anfang des richtigen ersten Urbit einer gesendeten Bitimpulsfolge übereinstimmt
und nicht mit demjenigen eines der nachfolgenden Urbit der gleichen 100 Bd-Bitdauer, ansonsten Sende- und Empfangsbit zeitlich nicht übereinstimmen, sondern sich überlappen, wenn
einmal von den Laufzeitverzögerungen abgesehen wird.
Werden hintereinander gleiche Logikwerte der Urbit empfangen,
so sind die Differenzen AG. zwischen aufeinanderfolgenden Gütewerten G. klein. Erfolgt jedoch ein Wechsel des Logikwertes,
so ist die Differenz AG. bei diesem Wechsel im Absolutwert sehr gross, da von einem grossen positiven Gütewert G. zu einem
im Absolutwert ebenso grossen negativen Gütewert G. . gesprungen wird bzw. umgekehrt, je nachdem, ob der Wechsel von 1I1
nach 1O1 oder von 1O' nach Ί1 erfolgt.
Für jede der niedrigeren Uebertragungsraten ist eine Synchronisierschaltung
1 vorgesehen. Die in der Fig. 1 dargestellte Syn·*-
chronisierschaltung 1 ist für eine Uebertragungsrate von 25 Bd ausgelegt, d.h. ihr Schieberegister besteht aus vieY· plus eine
m-Bit Zellen, und das Differenzglied 42, das True/Comp lernen t-Glied
43 und der Synchronisierspeicher 38 aus je vier m-Bit Zellen. Es sind vier Additionsschaltungen 44, 45, 46, 47 vorhanden.
Bei 50 Bd ist die Zahl vier durch die Zahl zwei und bei
12,5 Bd durch die Zahl acht zu ersetzen. 30
Fünf aufeinanderfolgende m-Bit Gütewerte G. werden zeitlich seriell aus dem Gütewertspeicher in das Schieberegister 41 der
Synchronisierschaltung 1 eingeschrieben und dort abgespeichert. Das Differenzglied 42 bildet die vier aufeinanderfolgenden Gütewert-Differenzen
AG. einer 100 Bd-Bitdauer, d.h. eines Urbit.
PA 2197
*e& ·· β e · ·
a η* a · · a ·· β
© « a © « «α ο* Φβ et
Das True/Complernent-GIied 43 bildet den Absolutwert dieser vier
neuen Gütewert-Differenzen AG., welche anschliessend mit Hilfe der vier Additionsschaltungen 44, 45, 46 und 47 zum zugehörigen
vorhergehenden Wert dieser Differenzen modulo vier addiert und
anschliessend in der zugehörigen Zelle 38a, 38b, 38c und 38d
des Synchronisierspeichers 38 abgespeichert werden. Bei 50 Bd
hat die Addition modulo zwei und bei 12,5 modulo acht zu erfolgen.
Immer dann, wenn ein Wechsel des Logikwertes eines Urbit stattfindet, steigt der summierte Speicherwert ΣI AG.I der
Gütewert-Differenz plötzlich sehr stark an. Diese Spitze wird
immer wieder bei korrekter Synchronisation während einer Telegramm-Bitdauer bestätigt.
In der Fig. 5 ist ein Diagramm zur Erläuterung der Detektion
dieser Spitze wiedergegeben, und zwar ist auf der Abszisse dieses Diagramms die laufende Nummer B der Urbit eines Telegrammbit
und auf der Ordinate der Wert der summierten Gütewert-Differenz Σ JAG. j aufgetragen. Eine Maximum-Entscheidungsschaltung
39, z.B. gemäss der für 25 Bd ausgelegten Fig. 2, detektiert
die zeitliche Lage der Spitze, z.B. immer zu Beginn des vierten Urbit, codiert diesen Zeitwert mittels des Codierers 40 und wertet
anschliessend den codierten Zeitwert mit Hilfe des Zählers 37 aus. Der Zähler 37 arbeitet als modulo 4- Rückwärtszähler
und wird mit Hilfe des Rückstelleingangs 3 zu Beginn des Empfangs der binären Empfangssignale auf an sich bekannte Weise
zurückgestellt. Be? 50 Bd handelt es sich um einen modulo 2-
und bei 12,5 Bd um einen modulo 8-Rückwärtszähler. Der Zählwert wird mittels des Und-Gatters 48 decodiert, und die Flanke
des decodierten Zählwertsignals erzeugt mit Hilfe des Impulsgebers 49 die Taktimpulse, deren Flanken in einer nachgeschalteten
nicht gezeichneten Schaltung dazu dienen, die Empfangsbit zu synchronisieren. Diese Schaltung ist z.B. ein D-Flip Flop,
dessen D-Eingang mit dem Datenausgang 5 und dessen Takteingang
mit Taktausgang 4 der Synchronisierschaltung 1 verbun-'
den sind. Gleichzeitig dienen diese Taktimpulse dem Setzen des Zählers 37. Nur das MSB des Gütewertes G. mit der maximalen
PA 2197
* ft*» · «If W
• ti » « N W * # ·
summierten Gütewert-Differenz erreicht nach seiner Inversion
über das zugehörige Und-Gatter 50, 51, 52 bzw. 53 und das
Oder-Gatter 54 den Datenausgang 5 der Synchronisierschaltung 1. Die zeitliche Detektion der Spitze gestattet somit eine automatische
Synchronisation der Telegramm-Impulsfolge unabhängig von der Uebertragungsrate auf den Beginn des richtigen Urbit
hin.
in Dies soll anhand eines Zahlenbeispiels noch näher erläutert werden:
Es wurde während 15 Urbit das Vorhandensein von Rauschen mit niedrigen Gütewerten G. vorausgesetzt, gefolgt von einem
aus vier Urbit bestehenden Telegrammbit des Logikwertes Ί'
mit hohen positiven Gütewerten G., seinerseits wiederum gefolgt
..ε vom ersten Urbit des zweiten Telegrammbit des Logikwertes 1O1 mit
einem sehr starken negativen Gütewert G.. Zur Erläuterung dient
die Tabelle am Schluss der Beschreibung.
2Q Der erste Strichpunkt in der Tabelle zeigt den Beginn des ersten
und der zweite Strichpunkt den Beginn des zweiten Telegrammbit. Der Synchronisierspeicher 38 (Fig. 1) besitzt bei 25 Bd vier m-Bit
Zellen 38a, 38b, 38c und 38d mit den Adressen "3", "2", "1" und "0", die
·/.
PA 2197
zeitlich in der angegebenen Reihenfolge bei der Adresse "3" beginnend
durchlaufen werden. Die zu den vier ersten Urbit gehörenden
Absolutwerte der Gütewert-Differenzen AG. werden in den
Synchronisierspeicher 38 eingeschrieben: Der Wert 5 unter der
Adresse "3", der Wert 2 unter der Adresse "2", der Wert 1 unter
der Adresse "1" und der Wert 6 unter der Adresse "0". Es gilt
die Annahme, dass die maximale summierte Gütewert-Differenz immer der Adresse "3" entsprechen muss. Das vierte Urbit besitzt
mit dem Wert 6 die grösste Gütewert-Differenz der vier ersten
Urbit, so dass seine Adresse durch ein Setzen des Zählers 37 von "0" auf "3" abgeändert werden muss oder, da durch die
Auswertung der richtige Augenblick verpasst wurde, die Adresse des fünften Urbit von "3" auf "2", diejenige des sechsten von
"2" auf "1" und diejenige des siebten von "1" auf "0" reduziert werden muss. Jedes Mal, wenn die Adresse "0" erreicht wird,
findet eine Maximum-Entscheidung statt, hier also nach dem
siebten Bitf und zwar der dann gespeicherten vier summierten
Gütewert-Differenzen, hier also des vierten bis siebten Urbit. Das fünfte Urbit besitzt mit dem Wert 7 die grösste summierte
Gütewert-Differenz: Die Adresse des sechsten Urbit muss demnach auf "2", diejenige des siebten auf "1" und diejenige des achten
auf "0" abgeändert werden. Nach dem achten Urbit findet wieder eine Maximum-Entscheidung statt, mit dem Resultat, dass dieses
achte Bit mit dem Wert 9 den höchsten EntSQheidungswert hat,
und die Adresse des neunten Urbit auf "2", diejenige des zehnten
auf "1" und diejenige des elften auf "0" abzuändern ist. Nachfolgend wird bestätigt, dass das achte Urbit den höchsten
Entscheidungswert besitzt, so dass anschliessend keine Adresseaenderungen
vorgenommen werden müssen. Das zwölfte Urbit behalt
30 somit die Adresse "3", das dreizehnte die Adresse "2", das
vierzehnte die Adresse "1" und das fünfzehnte die Adresse "0".
Es ist leicht nachzuprüfen, dass das zwölfte, das sechzehnte und das zwanzigste Urbit ihre Adresse "3" und damit die anderen
Urbit ihre jeweiligen Adressen beibehalten. Die vollständige Reihenfolge der aufeinanderfolgenden Adressen ist somit, beim
Urbit Nr. 1 beginnend: "3", "2", "1", "0", "2", "2", "1
PA 2197
"η" "on Hin "η" ιιτιι non Hin "η" ιιτιι non ιιιιι iinn non
υ, έ , ι, υ, ο , έ , ι, υ, ο, £, ι, υ, O.
Somit besitzt das sechzehnte und das zwanzigste Urbit, d.h.
das jeweilige erste Urbit der beiden Telegrammbit, in seiner
Gruppe vier aufeinanderfolgender Urbit jeweils die höchste summierte
Gütewert-Differenz und damit die Adresse "3", so dass beide Telegrammbit der Uebertragungsrate 25 Bd korrekt auf
ihr erstes Urbit hin synchronisiert sind.
Es gibt vier Fälle: 10
- Der höchste Entscheidungswert entspricht bereits der Adresse
"3": Dann ist keine Adresseänderung nötig und der Zähler
37 braucht nicht gesetzt zu werden.
- Der höchste Entscheidungswert entspricht der Adresse "2": Dann muss wieder eine neue Entscheidung nach 3-2=1 Urbit
herbeigeführt werden und der Zähler 37 somit auf den Wert "1" gesetzt werden.
- Der höchste Entscheidungswert entspricht der Adresse "1": Dann muss wieder eine neue Entscheidung nach 3-1=2 Urbit
herbeigeführt werden und der Zähler 37 somit auf den Wert "2" gesetzt werden.
- Der höchste Entscheidungswert entspricht der Adresse "0": Dann muss wieder eine neue Entscheidung nach 3-0=3 Urbit
herbeigeführt werden und der Zähler 37 somit auf den Wert "3" gesetzt werden.
Die vier Speicherwerte des Synchronisierspeichers 38 mit den
Adressen "0"A "1", "2" und "3" werden den vier Buseingängen
der Maximum-Entscheidungsschaltung 39 (Fig. 2) zugeleitet. Die beiden den Adressen "0" und "1" zugehörigen Digitalwerte werden
im Komparator 56 und diejenigen, die den Adressen "2" und "3" zugeordnet sind, werden im Komparator 55 digital miteinander
verglichen. Ist der Wert der Adresse "0" grosser oder gleich
V. PA 2197/21.12.82
freiem Wert der Adresse "1" bzw. ist derjenige der Adresse "2"
grosser oder gleich dem Wert der Adresse "3", so erscheint ein
Logikwert '1' am Ausgang des Oder-Gatters 58 bzw. am Ausgang
des Oder-Gatters 57. Diese Logikwerte Ί1 schalten die Werte
der Adresse "0" bzw. der Adresse "2" auf einen der beiden Eingänge
des Komparators 65 durch. Ist der Wert der Adresse "0" dagegen kleiner als der Wert der Adresse "1" bzw. derjenige
der Adresse "2" kleiner als derjenige der Adresse "3", so schalten Logikwerte Ί1 diesmal den Wert der Adresse "1" bzw. den
Wert der Adresse "3" auf einen der beiden Eingänge des Komparators 65 durch. Der Komparator 65 vergleicht dann den grössten
der beiden den Adressen "0" und "1" zugehörigen Werte mit dem grössten der beiden den Adressen "2" und "3" zugehörigen
Werte. Der Komparator 65 gibt dann mit Hilfe eines der vier Und-Gatter 67, 68, 69 und 70 den Ausgang, der dem grössten
dieser Werte zugeordnet ist, und damit auch den Ausgang, der dem grössten der vier Eingangswerte der Maximum-Entscheidungsschaltung
39 zugeordnet ist, frei, so dass somit ein Logikwert '1'
den entsprechenden Eingang des Codierers 40 (Fig. 1) erreicht.
20
An jeweils nur einem einzigen der vier Eingänge des Codierers
(Fig. 3) erscheint ein Logikwert 1I1. Ist der Wert der Adresse
"3" am grössten, so erscheint die Kombination 1OO1, ist derjenige
der Adresse "2" am grössten, so erscheint die Kombination Ό1', ist derjenige der Adresse "1" am grössten, so erscheint die Kombination
'10' und ist derjenige der Adresse "0" am grössten, so
erscheint die Kombination '11' am 2 Bit-Ausgang des Codierers
40. Diese Kombination, die digital einem der Werte "3", "2", "1" oder "0" entspricht, wird anschliessend im Zähler 37 gesetzt.
30
Statt der Maximum-Entscheidungsschaltung 39 und dem Codierer 40 kann auch ein Mikrocomputer eingesetzt werden. Der Synchronisierspeicher
38 ist dann ein Schreib/Lese-Speicher dieses Mikrocomputers und die Maximum-Entscheidung mit anschliessender
Codierung erfolgt durch einen Vergleichsvorgang im Rechenwerk des Mikrocomputers.
PA 2197/21.12.82
Laufende Nr.
der Urbit: 1 , 2 , 3 , 4 , 5 , 6 , 7 , 8 , 9 , 10, 11, 12, 13, 14, 15; 16, 17, 18, 19; 20,
Gütewert G.: (0), 5 , 3 , 4 , -2, 0 , 1 , 3 , 0 , -2, -1, -2, 0 , 1 , 0 , 3 ; 12, 15, 13, 16;-10,
IAG I : 5, 2, 1, 6, 2^1, 2, 3, 2, 1,1, 2, 1,1, 3;9, 3, 2, 3; 26,
: 5 , 2 , 1 , 6 , 7 , 3 , 3 , 9 , 9 , 4 , 4 , 11, 10, 5 , 7 ; 20, 13, 7 , 10; 46,
CO CO O CD
Leerseite
Claims (4)
- PATENTANSPRUECHE{]/ Verfahren zur Synchronisierung binärer Empfangssignale, deren Bitdauer jeweils ein ganzzahliges Vielfaches η der Dauer eines Urbit ist, wobei ein Urbit ein bereits synchronisiertes Bit ist, dessen Dauer gleich der Bitdauer desjenigen Empfangssignals ist, das mit der höchsten Uebertragungsrate übertragen wird, und wobei jedes Urbit einen Empfangsgütewert besitzt, der für die einzelnen Urbit zeitlich nacheinander in einem gemeinsamen Gütewertspeicher abgespeichert wird, dadurch gekennzeichnet, dass Gütewert-Differenzen aufeinanderfolgender Urbit gebildet und die Gütewert-Differenzen derjenigen Urbit addiert werden, die die gleiche laufende Nummer innerhalb eines Empfangsbit besitzen, dass das Maximum der summierten Gütewert-Differen- zen von η aufeinanderfolgenden Urbit ermittelt wird und dass die Adressen der Urbit fortlaufend so angepasst werden, dass diejenige des Urbit mit der maximalen summierten Gütewert-Differenz gleich einem bestimmten, konstanten und vorgegebenen Wert gesetzt wird, und dass dieses Urbit als erstes Urbit eines Emp-20 fangsbit dann zur Synchronisierung verwendet wird.
- 2. Einrichtung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, dass eine Maximum-Entscheidungsschaltung (39) zur Ermittlung des Maximums dient.
- 3. Einrichtung nach Anspruch 2, dadurch gekennzeichnet, dass ein Zähler (37) und ein Codierer (40) der Anpassung der Adressen dienen.
- 4. Einrichtung zur Durchführung des Verfahrens nach Anspruch 1, dadurch gekennzeichnet, dass ein Mikrocomputer der Ermittlung des Maximums und der Anpassung der Adressen dient.PA 2197
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH354982 | 1982-06-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE3309450A1 true DE3309450A1 (de) | 1983-12-15 |
| DE3309450C2 DE3309450C2 (de) | 1984-09-27 |
Family
ID=4258382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE3309450A Expired DE3309450C2 (de) | 1982-06-09 | 1983-03-16 | Verfahren und Einrichtung zur Synchronisierung binärer Empfangssignale |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4517682A (de) |
| DE (1) | DE3309450C2 (de) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4304913A1 (de) * | 1993-02-18 | 1994-08-25 | Sel Alcatel Ag | Verfahren und Vorrichtung zur Synchronisation einer Teilnehmerstation eines Netzwerkes |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4696008A (en) * | 1983-12-02 | 1987-09-22 | Canon Kabushiki Kaisha | Data storing device having position determining means |
| JPS61120538A (ja) * | 1984-11-15 | 1986-06-07 | Nec Corp | 多方向多重通信装置 |
| US5073905A (en) * | 1989-08-22 | 1991-12-17 | Cincinnati Electronics Corporation | Apparatus for and method of synchronizing a local oscillator to a received digital bit stream |
| US5172395A (en) * | 1989-08-22 | 1992-12-15 | Cincinnati Electronics Corporation | Method of and apparatus for deriving an indication of noise content of data bits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4163209A (en) * | 1977-09-28 | 1979-07-31 | Harris Corporation | Technique for controlling memoryful non-linearities |
| DE3247307A1 (de) * | 1982-03-15 | 1983-09-22 | LGZ Landis & Gyr Zug AG, 6301 Zug | Verfahren und einrichtung zur entzerrung deformierter binaerer empfangssignale |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3665396A (en) * | 1968-10-11 | 1972-05-23 | Codex Corp | Sequential decoding |
| US4059825A (en) * | 1976-10-12 | 1977-11-22 | Greene Edward P | Burst/slip correction decoder and method |
| US4412329A (en) * | 1981-10-15 | 1983-10-25 | Sri International | Parity bit lock-on method and apparatus |
-
1983
- 1983-02-28 US US06/470,523 patent/US4517682A/en not_active Expired - Fee Related
- 1983-03-16 DE DE3309450A patent/DE3309450C2/de not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4163209A (en) * | 1977-09-28 | 1979-07-31 | Harris Corporation | Technique for controlling memoryful non-linearities |
| DE3247307A1 (de) * | 1982-03-15 | 1983-09-22 | LGZ Landis & Gyr Zug AG, 6301 Zug | Verfahren und einrichtung zur entzerrung deformierter binaerer empfangssignale |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4304913A1 (de) * | 1993-02-18 | 1994-08-25 | Sel Alcatel Ag | Verfahren und Vorrichtung zur Synchronisation einer Teilnehmerstation eines Netzwerkes |
Also Published As
| Publication number | Publication date |
|---|---|
| US4517682A (en) | 1985-05-14 |
| DE3309450C2 (de) | 1984-09-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE3715237C2 (de) | ||
| DE3902313C3 (de) | Analog /Digitalwandler | |
| DE2406190C3 (de) | Empfänger zur Verwendung in einem Multipegelcode-Übertragungssystem | |
| DE1920292A1 (de) | Teilansprechende Signalabtastung fuer eine Datenuebertragung halber Geschwindigkeit | |
| DE2114250C3 (de) | Verfahren zur automatischen Einstellung eines Transversalfilters zur Impulsentzerrung | |
| DE2112768A1 (de) | System zur genauen Wiedergabe von bei einem unguenstigen Signal-Rausch-Verhaeltnis empfangenen Impulskodemodulationssignalen | |
| DE2629707C3 (de) | System zur Umwandlung von zeitsequentiell übertragenen Farbfernsehsignalen | |
| DE2121976A1 (de) | Vorrichtung zur Feststellung von Informationen | |
| DE3309450A1 (de) | Verfahren und einrichtung zur synchronisierung binaerer empfangssignale | |
| CH650886A5 (de) | Schaltungsanordnung zur synchronisierung einer digitalen teilnehmerstation durch eine digitale vermittlungsstelle eines pcm-fernmeldenetzes. | |
| DE1252727B (de) | Verfahren zum störungsfreien Empfang übertragener Daten | |
| DE2437873C2 (de) | Vorrichtung zur Erstellung eines Neutralisierungssignals für einen Echounterdrücker | |
| DE3033914A1 (de) | Digital/analog-umsetzer und pcm-codierer damit. | |
| EP0332642B1 (de) | Verfahren und schaltungsanordnung zur adaptiven entzerrung von impulssignalen | |
| DE2240218B2 (de) | Ueberwachungseinrichtung fuer ein pulscodemodulationssystem | |
| DE2803424B2 (de) | Verfahren und Schaltungsanordnung zum Adressieren wenigstens einer Empfangsstation von einer Sendestation aus | |
| DE1462688B2 (de) | Einrichtung zur adressierung von empfangsstationen | |
| DE2838228B2 (de) | Verfahren zum Synchronisieren einer Datenbitfolge | |
| DE2702497C2 (de) | Verfahren und Anordnung zur Verminderung von verständlichem Übersprechen zeitlich nacheinander abgetasteter Kanäle in einem Zeitmultiplexsystem | |
| DE2722393A1 (de) | Ueberlappender pcm-kodierer/dekodierer mit reaktionszeitkompensation | |
| DE10054094B4 (de) | Verfahren und Vorrichtung zur Datenübertragung | |
| DE2521797B2 (de) | Schaltungsanordnung zur horizontal- synchronisation in einem fernsehempfaenger | |
| DE2326658A1 (de) | Datentrennvorrichtung | |
| DE2710270B2 (de) | Schaltungsanordnung zur Erzeugung von mit eintreffenden Datenimpulsen synchronisierten Taktimpulsen | |
| DE3248566C2 (de) | Verfahren und Schaltungsanordnung zur Übertragung von Datensignalen |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| D2 | Grant after examination | ||
| 8363 | Opposition against the patent | ||
| 8339 | Ceased/non-payment of the annual fee |