DE3309450C2

DE3309450C2 - Verfahren und Einrichtung zur Synchronisierung binärer Empfangssignale

Info

Publication number: DE3309450C2
Application number: DE3309450A
Authority: DE
Inventors: Norbert Dipl.-El.-Ing. Zürich Neyer
Original assignee: LGZ Landis and Gyr Zug AG
Current assignee: Siemens Building Technologies AG
Priority date: 1982-06-09
Filing date: 1983-03-16
Publication date: 1984-09-27
Also published as: DE3309450A1; US4517682A

Abstract

In der Figur ist eine Einrichtung zur Synchronisierung binärer Empfangssignale dargestellt. Die Dauer eines jeden Empfangsbit der zu synchronisierenden Empfangssignale ist ein ganzzahliges Vielfaches n der Dauer eines Urbit, wobei ein Urbit ein bereits synchronisiertes Bit ist, dessen Dauer gleich der Bitdauer desjenigen Empfangssignal ist, das mit der höchsten Übertragungsrate übertragen wird, und wobei jedes Urbit einen Empfangsgüterwert besitzt, der für die einzelnen Urbit zeitlich nacheinander in einem gemeinsamen Gütewertspeicher abgespeichert wird. Es werden mit Hilfe eines Differenzgliedes (42) Gütewert-Differenzen aufeinanderfolgender Urbit gebildet und mittels Additionsschaltungen (44, 45, 46 und 47) die Gütewert-Differenzen derjenigen Urbit addiert, die innerhalb eines Empfangsbit die gleiche laufende Nummer besitzen. Das Maximum der summierten Gütewert-Differenzen von n aufeinanderfolgenden Urbit wird mit Hilfe einer Maximum-Entscheidungsschaltung (39) ermittelt. Die Adressen der Urbit werden mit Hilfe eines Zählers (37) fortlaufend so angepaßt, daß diejenige des Urbit mit der maximalen summierten Gütewert-Differenz einen bestimmten, konstanten und vorgegebenen Wert enthält. Dieses Urbit wird dann anschließend als erstes Urbit eines Empfangsbit zur Synchronisierung verwendet.

Description

Die Krfindung bezieht sich auf eine Schaltungsanordnung zur Verarbeitung binärer Multi-Bit-Signale der im Oberbegriff des Anspruchs I genannten Gattung sowie auf ein Verfahren zum Synchronisieren binärer Lmplangssignalc.

Line Schaltungsanordnung dieser Gattung ist bereits bekannt (US-PS 41 («3 209). Dabei findet eine solche Verarbeitung cmplangcner Daten statt, daß deren au! dem Uberiragungswege entstandene Verzerrungen wieder entzerrt werden, um einen Informationsverlust bzw. eine lnformationsvcrlalschung zu vermeiden. Dabei wird \orausgesetzt. daß eine zuverlässige Synchronisierung erfolgt. Wege, wie diese Synchronisierung stattlinden kann, besehreibt dieser Stand der Technik jedoch nicht.

Darüber hinaus wurde bereits vorgeschlagen (DL-OS 3247 307) deformierte binäre Impulsfolgen vom Lingangssignal /u entzerren und dadurch zu synchronisieren, daß das entzerrte timpfangssignal der Relation /wischen der Netzwechselspannung des Lnergi;versorgungsnctzes und einer Vorsequenz sieh abwechselnder Logikwerte "I" und »0'< für eine ganz bestimmte 1'bertragungsrate von beispielsweise 100 BiI ausgebeizt wird. Line Synchronisierung bei hiervon abweichenden Ubertragungsraten isi jedoch nicht ohne weiteres möglich.

Der Erfindung liegt die Aufgabe zugrunde, die Schaltungsanordnung der eingangs genannten Gattung dahingehend abzuwandeln und ein Verfahren zum Synchronisieren binärer Empfangssignale anzugeben, daß ohne großen Aufwand das Eingangssignal auch dann selbsttätig synchronisierbar ist, wenn unterschiedliche Übertragungsraten auftreten, insbesondere, wenn die Übertragungsrate ein ganzzahliger Teiler der größten zugelassenen Übertragungsrate ist.

Die Erfindung ist hinsichtlich der Schaltungsanordnung im Anspruch I --nd hinsichtlich des Synchronisierverfahrens im Anspruch 13 gekennzeichnet und in Unteransprüchen sind weitere Ausbildungen derselben beansprucht.

Die Erfirdung erlaubt eine sehr einfache Lösung der geschildenen Aufgabe. Unabhängig von der Übertragungsrate kann beispielsweise eine Telegramm-Impulsfolge selbsttätig auf den Beginn des richtigen Urbits synchronisiert werden.

Ein besonders bevorzugtes Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und wird im folgenden näher beschrieben. Darin zeigen:

Fig. 1 ein Blockschaltbild einer zum Synchronisieren dienenden Schaltungsanordnung:

Fig. 2 ein Blockschaltbild einer Maxirnum-Entscheidungsschaltung.

Fig. 3 ein Bloc'· ehalt bild eines Codierers.

Fig. 4 Impulsdiagramme einer Vorsequenz und

Fig. 5 ein Diagramm zur Erläuterung einer Spitzendetektion.

Gleiche Bezugszahlen bezeichnen in allen Figuren der Zeichnung gleiche Teile. Alle in der Beschreibung mit I

74... benannten Bauelemente sind solche der Firma Texas Instruments. Dallas. Texas. :o I

■ Beschreibung

Eine in der Fig. 1 dargestellte Synchronisicrschaltung 1 besitzt einen Takteingang 2. einen Rückstelleingang 3. einen Taktausgang 4. einen Datenausgang 5 und einen ///-Bit Dateneingang 6. Sie besteht aus einem Zähler 37. einem Synchronisierspeicher· 38 mit vier Zellen 38a. 3Sb. 38c und 3ScL einer Maximum-Entscheidungsschaltung 39, einem Codierer 40. einem Schieberegister 41. einem Differenzglied 42. einem sogenannten True,Complement-Glied 43. Additionsschaltungen 44 bis 47. einem Und-Gatter 48. einem Impulsgeber 49. weiteren Und-Gattern bis 53 und einem Oder-Gatter 54.

Mittels einer Ein-Drahi-Verbindung sind direkt verbunden: 3»

die vier MSB-Ausgänge der vier letzten Zellen des Schieberegisters 41 mit je einem invertierenden Eingang dieser vier Und-Gatter. und zwar die erste Zelle mit demjenigen des Und-Gatters 50. die zweite Zelle mit demjenigen des Und-Gatters 51. die dritte Zelle mit demjenigen des Und-Gatters 52 und die vierte Zelle mit demjenigen des Und-Gatters 53:

ein erster Ausgang der Maximum-Entscheidungsschaltunu 39 mit einem zweiten Eingang des Und-Gatters 50. sein zweiter Ausgang mit einem /weiten Eingang des Und-Gatters 51. sein dritter Ausgang mit oinem zweiten Eingang des Und-Gatters 52 und sein vierter Ausgang mit einem zweiten Eingang des Und-Gatters 53;
die vier Ausgänge der Maximum-Entscheidungsschaltung 39 mit je einem der vier Eingänge des Codie:;rs 40: die zwei Ausgänge des Codierers 40 je mit einem der zwei Paralleleingänge des 2-Bit Zählers 37:
die /..vei Parallelausgänue des Zählers 37 mit je einem Eingang des Und-Gatters 48: -κι

der Ausgang des Und-Gatters 48 mit dem Eingang des In.piilsgebers 49:

der Ausgang des Impulsgebers 49 ni't dem Taklausi'ang 4 der Synchronisierschaltung ί und mit dem Setzeingang des Zählers 37:

der Takteingang 2 der Synchronisierschaltung I mit dem Takteingang des Zählers 37:

der Rückstelleingang 3 der Synchronisierschaltung 1 mit dem Rückstclleingang des Zählers 37:

die Ausgänge der Und-Gatter 50 bis 53 mit je einem Eingang des Oder-Gatters 54:
der Ausgang des Oder-Gatters 54 mit dem Datenausgang 5 der Synchronisierschaltung 1.
Mittels einer direkten ///-Bn Busverbindung sind verbunden:

der ///-Bit Ausgang der ersten Zelle des Schieberegisters 41 mit dem Plus-Eingang der ersten Zelle des Differenzgliedes42:

der ni-tih Ausgang der /weiten Zelle des Schieberegisters 41 mit dem Minus-Eingang der ersten Zelle und mit dem Plus-Eingang der zweiten Zelle des Diffcrcn/gliedcs 42:

der ///-Bit Ausgang der dritten Zelle des Schieberegisters *\ mit dem Minus-Eingang der zweiten Zelle und mit dem Plus-Eingang der dritten Zelle des DilTercnzgliedes 42:

der ///-Bit Ausgang der vierten Zelle des Schieberegisters 41 mit dem Minus-Eingang der dritten Zelle und mit dem Plus-Eingang der vierten Zelle des DilTerenzgliedes 42:

der ;;i-Bit Ausgang der fünften Zelle des Schieberegisters 41 mit deir. Minus-Lingang der vierten Zelle des Dilferenzgliedes 42:

jeder ///-Bit Ausgang des Differenzgliedcs 42 mit je einem //'-Bit Eingang tier vier Zellen des True Complement-Gliedes43: w

jeder /zi-Bit Ausgang des True Complemcnt-Gliedes 43 mit je einem ersten ///-Bit Eingang einer eier vier Additionsschaltungen 44. 45. 46 und 47:

jeder ///-Bit Ausgang der vier Addilionsschaltiingcn 44. 45. 46 und 47 mit einem //i-Bit Eingang einer der vier Zellen 38</. 38/>. 38c und 38</des Synchronisierspcichers 38:

jeder ///-Bit Ausgang der vier Zellen 38c/. 38Λ. 38c und 38</des Synchronisierspcichers 38 mit dem /weiten ///-Bit Eingang der zugehörigen Additionssehaltunt: 44. 45. 46 bzw. 47 und mit einem der vier ///-Bit Eingänge der Maximum-Ei'üschcidungsschaltimg 39:
der ///-Bit Dateneiiigang 6 der Synchronisierschaltung 1 mit dem //i-Bit Eingang des Schieberegisters 41.

Das Schieberegister 41 besteht /.B. aus /;/ parallel betriebenen 74I.S^l)o. das Dil'feren/glied 42 aus mehreren 74I.SS3 mit vorgeschalteten 741IS7. das I rue (omplenieiii-Glied 43 aus mehreren 74IIS7. die Adtlitio'i-,sehallungeti 44 bis 47 aus 74I.SN3. der Synclironisierspeicher 38 aus mehreren 741.S75. der Impulsgeber aus einem 74121. der /ahler .17 aus einem 741,SI¹H. die I nd-Gatter 48 und 50 bis 53 aus 741.S(IS. die !inerter aus 74LSO4 und (.las ()iler-( latter 54 aus einem 7425.

Die in der Γ ig. 2 dargestellte Maxinium-liitselieidunLSschaltLing 39 besteht aus zwei digitalen Comparatoren 55 und 56. /wei Odcr-Ciattern 57 und 58. vier l'reigabesclialtungen 59 bis 62. zwei Melirbit-( Jdersclialtungeii Lind 64. einem digitalen Komparator 65. einem weiteren Oder-Gatter 66 und vier I nd-Galiem 67 bis 70
Mittels einer Hin-Draht-VerhindLing sind direkt verbunden:

der "CiröBer"-Ausgang des Koniparators 55 mit einem ersten und sein »Gloieh«-Ausgaiig mit einem /weilen 1-.MItMiIg des Oder-Gaticrs 57:

der »Gröüer«-Ausgang ties koniparators 56 mit einem ersten und vein »(Ileieh"-Ausgang mn einem /weiten Hingang des ()der-( iatters 58:

der "Kleiner«-.\usgaiH". des Koniparators 55 mit dom Ireig.ibeeingang iler Freigabcschaliuiig 60 und einem ersten I ingang des I ΊκΙ-( iatters 68:

tier "Kleiner«-.\iisgaiig des Koniparators 56 mit dem I-'reigahooingang der I reigabeschaltuni¹ 62 uim.\ einem ersten Hingang des I ΊηΙ-( !alters 70:

der Ansiiaiiü des Oder-Gatters 57 mit dem l-reiuahcoinuanL' der I ivH>:ihi-si-liMltnm' ^9 und oineni ersien Hingang ties I nd-Gaticrs 67:

der Ausgang des Oder-Gatters 58 mi ι dem Froigahooingang der Frcigabosehaltung 61 und einem eisten Hingang des I nd-Gatiers 69:

tier »Gröl.ier<<-Ausgang ties Koniparaiors 65 mit einem ersten I ingang und sein »Gleich"-Ausgang mn einem /weiten Hingang des Oder-Gatters 66;

tier Ausgang ties Oder-Gatters 66 jeweils mi; dem /weiten kingang der l'nd-G.itler 67 und 68:
der »Kleiner«-.\usgang ties Comparators 65 jeweils mit tlem /weiten Hingang ties I nd-Gatlers 69 uml 70:
die Ausgänge tier I nd-Gatter 67 bis 70 je mit einem tier vier Ausgänge der \la\imuni-l-.ntscheidungssehaltung 39.

Mittels einer »»-Hit Busverbindung sintl direkt verbunden:

ein erster Lingang der Maxiniiim-HntschcidLingsschalinng 39 mit einem ersten Dateneingang ties Comparators 55 und einem Dateneingang der Ireigabesclialtung 59;

ein /weiter kingang der Maxiniuni-lintseheitking.ssehaltung 39 mit einem /weiten Dateneriigang des Koniparators 55 und einem Dateneingang tier l-'reigabeschallung 60:

ein dritter Hingang der Maxinium-Lmschcidungsschaltung 39 mit einem ersten Dateneingang des Koniparators 56 und einem Dateneingang tier I-reiga beschallung 61:

ein vierter Hingang der Maxinium-Hmsclieitlungssehaltung 39 mit einem /weiten Dateneingang des Comparators 56 und einem Dateneingang tier l-reigabeschaltung 62:

der Ausgang tier Ireigabeschaltnng 59 mit einem ersten Hingang der Mehrbil-Oderschaltung 63 und derjenige der zweiten I-reigabesehaltung 60 mit einem /weiten Hingang tier Mehrbit-Odei^ehaltung 63:
tier Ausgang der (reigabesehaltung 61 mit einem ersten Hingang der Mehrbit-Oderschaltung 64 und derjenige der l-reigabeschaltung 62 mit einem /weiten Hingang der Mehrbit-Oderschaltung 64:
der Ausgang der Mehrbit-Oderschaltung 63 mit einem ersten Dateneingang und der Ausgang der Mehrbit-Oderschaltung 64 mit einem /weiten Dateneingang des Comparators 65.

[Die Comparatoren 55. 56 und 65 bestehen /. B. aus je einem 74LSS5. die Und-Gatter 67 bis 70 und die vier Ireigabesehaltungen 59 bis 62 aus 74L.S0S und die Oder-Gatter 57. 58 und 66 sowie die beiden Mehrbit-Oderschaltungen 63 und 64 aus 74LS32.

Der in der Hig. 3 dargestellte Codierer 40 besteht aus vier Hreigabeschaltungen 71 bis 74 und zwei Oder-Gattern 75 Lind 76.

Mittels einer Ein-Draht-Verbindung sind direkt verbunden:

die vier Hingange des C'odierers 40 mit dem Hreigabeeingang je einer der vier Freigabcschaluingen 71 bis 74: der erste Ausgang je einer der vier Hreigabeschallungen 71 bis 74 mit je einem Eingang des Oder-Gatters 75. der zweite Ausgang je einer der vier Freigabeschaltungen 71 bis 74 mit je einem Eingang des Oder-Gatters 76: der Ausgang der Oder-Gatter 75 und 76 mit je einem der zwei Ausgänge des C'odierers 40. Am 2 Bu-Dateneingang der Freigabeschaltung 71 liegt die Bitkombination >00< an demjenigen der Freigabeschaltung 72 die Bitkombination >0K an demjenigen der Freigabeschaltung 73 die Bitkombination >IO< und an demjenigen der Freigabeschaltung 74 die Bitkombination >l 1<.

Die Oder-Gatter 75 und 76 sind z.B. vom Typ 7425 und die Freigabeschailungen 71 bis 74 bestehen z.B. aus je zwei Lnd-Gattern vom Typ 74LS08.

Funktionsbeschreibung

Die empfangenen Bit eines binären Empfangssignals sind in der Regel deformiert. Je nach dem Grad der Deformation kann für jedes Bit ein Empfanssaütewert G₁ angegeben werden, wobei /die laufende Nummer des einzelnen Bit im Empfangssignal bezeichnet. Ein Beispiel der Definition eines Empfangsgütewertes CT₁ ist in der älteren Patentanmeldung DE-OS 3247 307 beschrieben.

Die Empfangssignaie können nut verschiedenen Übenragungsraten. z.B. 100 Bd. 50 Bd. 25 Bd und 12.5 Bd. übertragen werden, wobei die höchste Übertragungsraie in der Regel ein ganzzahliges Vielfaches η der anderen Übenragungsraten ist. Jedes Empfangsbit besteht somit aus einer ganzzahligen Anzahl η von Urbit. wobei ein Urbit ein Bit ist. dessen Dauer gieich der Bitdauer desjenigen Empfangssignals ist. das mit der höchsten Über-

tragungsrate übertragen wird. Die Dauer eines Einpfangsbil bei 50 BiI entspricht somit zwei, diejenige bei ;

25 Bd vier und diejenige bei 12,5 Bd acht Bitdauern eines Urbit, falls dessen Übertragungsrate 100 Bd betragt.

Die Empfangssignale mit der höchsten Übertragungsrate und damit auch die Urbit sind bereits auf eine an sich bekannte und daher nicht näher beschriebene Weise synchronisiert. Das Taktsignal am Takteingang 2 ^!;

der Synchronisierschaltung 1 der Fig. I besitzt eine Periode, die gleich der Bitperiode der Urbit ist. d.h. bei 5 _; 100 Bd zehn Millisekunden. γ,

Die Empfangsgütewene G der einzelnen Urbit werden z.B. gemäß dem in der obengenannten älteren Patent- J

unmeldung beschriebenen Verfahren ermittelt, und für die einzelnen Urbit zeitlich nacheinander in einem ge- ■

mcinsamen. nicht dargestellten Gütewertspeicher abgespeichert. j

Beim Empfang eines einwandfreien Logikwertes >1< besitzt (7. z.B. einen großen positiven und beim Empfang to eines einwandfreien Logikwertes >0< z. B. einen im Absolutwert großen negativen Wert. ■'■■

Wird die bei 100 Bd synchronisierte Einrichtung mit 50 Bd, 25 Bd oder 12,5 Bd betrieben, so ist ohne zusätzliche Maßnahmen unklar, welches der zwei, vier oder acht während einer Emplangsbitdauer vorhandenen ■ Urbit die Empfangsbitdauer bei diesen anderen Übertragungsraten einleitet.

Im Gütewenspeicher sind zeitlich nacheinander die Gütewerte G₁ der verschiedenen Urbit am Ende einer jeden 15 ''' 100 Bd-Bitdauer als /«-Bit Digitalwerte abgespeichert, wobei, wie bereits erwähnt. / = 0. 1,2.... die laufende ■;

Nummer des Urbit angibt und G₀ = 0 angenommen wird. ;j

In der Fig. 4 sind vergleichende Impulsdiagrarnme einer Vorsequenz sich abwechselnder Logikwerte >0< und >l< V_:

dargestellt, und zwar auf Zeile ο bei 12.5 Bd, auf Zeile Λ bei 25 Bd, auf Zeile <· bei 50 Bd und auf Zeile «/bei 100 Bd. *]

Wie leicht aus der Fig. 4 ersichtlich ist. besteht bei einer auf die 100 Bd-Übertragungsrate abgestimmte :o

Synchronisierung die Bitimpulsfolge der Vorsequenz aus der Reihenfolge folgender Urbit: Γ

bei 12.5 Bd: 1111111100000000... i

bei 25 Bd: 1111000011110000... \\

bei 50 Bd: 1100110011001100. .. \i

bei 100 Bd: 1010101010101010... :s §

Bei 50 Bd, 25 Bd und 12,5 Bd besitzen somit zwei vier und acht aufeinanderfolgende Urbit der Vorsequenz y

den gleichen Logikwert >1< bzw. >0< im Gegensatz zur Übertragunusrate 100 Bd. bei der sich diese Logikwerte ';■■

abwechseln, wie dies für eine Synchronisation normalerweise erforderlich ist. Das Empfangsgerät kennt nur die ^-i

zu erwartende Übertragungsrate und muß an Hand des empfangenen Bit die Urbit-Taktfrequenz 100 Hz so :

synchronisieren, daß der Bitanfang nicht nur bei 100 Bd, sondern auch bei den niedrigeren Übertragungsraten .w ^limit dem Anfang des richtigen ersten Urbit einer gesendeten Bitimpulsfolge übereinstimmt und nicht mit dem- !:

jenigen eines der nachfolgenden Urbit der gleichen 100 Bd-Bitdauer. ansonsten Sende- und Empfangsbit zeitlich |·

nicht übereinstimmen, sondern sich überlappen, wenn einmal von den Laufzeitverzögerungen abgesehen wird.

Werden hintereinander gleiche Logikwerte der Urbit empfangen, so sind die Differenzen JC₁ zwischen aufeinanderfolgenden Gütewerten G_i klein. Erfolgt jedoch ein Wechsel des Logikwertes, so ist die Differenz ICj bei M diesem Wechsel im Absolutwert sehr grüß, da von einem großen positiven Gütewert Cj zu einem im Absolutwert ebenso großen negativen Gütewert C_{1 M} gesprungen wird bzw. umgekehrt, je nachdem, ob der Wechsel von >1< nach >0< oder von >0< nach >1< erfolgt.

Für jede der niedrigeren Übertragungsraien ist eine Synchronisierschaltung 1 vorgesehen. Die in der Fig. 1 dargestellte Synchronisierschaltung 1 ist für eine Übertragungsrate von 25 Bd ausgelegt, d.h. ihr Schieberegister -w besteht aus vier plus eine m-B'n Zellen und das Differenzglied 42, das True/Complement-Glied 43 und der Synchronisierspeicher 38 aus je vier ni-Bit Zellen. Es sind vier Additionsschaltungen 44, 45, 46. 47 vorhanden. Bei 50 Bd ist die Za hl vier durch die Zahl zwei und bei 12.5 Bd durch die Zahl acht zu ersetzen.

Fünf aufeinanderfolgende m-Bit Gütewerte G₁ werden zeitlich seriell aus dem Gütewenspeicher in das Schieberegister 41 der Synchronisierschaltung 1 eingeschrieben und dort abgespeichert. Das Differenzglied 42 bildet die vier aufeinanderfolgenden Gütewert-Differenzen .1G₁ einer 100 Bd-Bitdauer. d.h. eines Urbit. Das True/Complement-Glied 43 bildet den Absolutwert dieser vier neuen Gütewert-Differenzen /ICj. welche anschließend mit Hilfe der vier Additionsschaltungen 44. 45, 46 und 47 zum zugehörigen vorhergehenden Wert dieser Differenzen modulo vier addiert und anschließend in der zugehörigen Zelle 38«. 38b, 38c und 38i/ des Synchronisierspeichers 38 abgespeichert werden. Bei 50 Bd hat die Addition moddo zwei und bei 12,5 Bd modulo acht zu erfolgen, so Immer dann, wenn ein Wechsel des Logikwertes eines Urbit stattfindet, steigt der summierte Speicherwert XIz)C₁I der Gütewert-Differenz plötzlich sehr stark an. Diese Spitze wird immer wieder bei korrekter Synchronisation während einer Telegramm-Bitdauer bestätigt.

In der Fig. 5 ist ein Diagramm zur Erläuterung der Detektion dieser Spitze wiedergegeben, und zwar ist auf der Abszisse dieses Diagramms die laufende Nummer B der Urbit eines Telegrammbit und auf der Ordinate der Wen der summierten Gütewert-Differenz Σ|JG,| aufgetragen. Eine Maximum-Entscheidungsschaltung 39. z.B. gemäß der für 25 Bd ausgelegten Fig. 2. detektiert die zeitliche Lage der Spitze, z.B. immer zu Beginn des vierten Urbit. codiert diesen Zeitwert mittels des Codierers 40 und wertet anschließend den codierten Zeitwert mit Hilfe des Zählers 37 aus. Der Zähler 37 arbeitet als modulo 4-Rückwärtszähler und wird mit Hilfe des Rückstelleingangs 3 zu Beginn des Empfangs der binären Empfangssignale auf an sich bekannte Weise zurück- ω gestellt. Bei 50 Bd handelt es sich um einen modulo 2- und bei 12,5 Bd um einen modulo 8-Rückwärtszähler. Der Zählwert wird mittels des Und-Gatters 48 decodien, und die Flanke des decodienen Zählwensignals erzeugt mit Hilfe des Impulsgebers 49 die Taktimpulse, deren Flanken in einer nachgeschalteten nicht gezeichneten Schaltung dazu dienen, die Empfangsbit zu synchronisieren. Diese Schaltung ist z.B. ein ß-Flip Flop, dessen ß-Eingang mit dem Datenausgang 5 und dessen Takteingang mit Taktausgang 4 der Synchronisierschaltung 1 verbunden sind. Gleichzeitig dienen diese Taktimpulse dem Setzen des Zählers 37. Nur das MSB des Gütewenes G, mit der maximalen summierten Gütewen-Differenz erreicht nach seiner Inversion über das zugehörige Und-Gatter 50, 51, 52 bzw. 53 und das Oder-Gatter 54 den Datenausgang 5 der Synchronisier-

schaltung I. Die zeitliche Detektion der Spitze gestaltet somit eine auioi .ansehe Synchronisation der Telegramm-Impulsfolge unabhängig von der L^;bertragungsrate auf ilen Beginn ties richtigen l'rbit hin.

Dies soll anhand eines Zalilenbeispiels noch näher erläutert werden: Fs wurde während 15 l'rbit das Yorhandensein von Rauschen mit niedrigen Gütevverien G₁ vorausgeset/i. gefolgt von einem aus \ier I rbit bestehenden Telegraminbil des Logikwertes >l< mit hohen positiven Gütewerten G₁. seinerseits wiederum gefolgt vom ersten b'rbil des zweiten Tclegrammbit des Logikwertes >0< mit einem sehr starken negativen Ciütewert G₁. Zur Erläuterung dient die Tabelle am Schluß der Ueschreibung.

Der erste Se.'chpunkt in der Tabelle zeigt den Beginn des eisten und der zweite Strichpunkt den Beginn des zweiten Telegrammbit. Der Synchronisierspeicher 38 (Fig. I) besitzt bei 25 Bd vier /ji-Hit Zellen 38i/. 38/\ 38c und 38(/ mit den Adressen »3<<. »2«. »I« und »0«. die zeitlich in der angegebenen Reihenfolge bei der Adresse »3« beginnend durchlaufen werden. Die zu ikn vier ersten Lirbit gehörenden Absolutwerte der Gi'newert-Differenzen 1(7, werden in den Synchronisierspeicher 38 eingeschrieben: Der Wen 5 unter der Adresse »?<·. der Wen 2 unter der Adresse »2«. der Wert I unter der Adresse »I« und tier Weil f> unter tier Adresse »0«. Fs gilt die Annahme, daß die maximale summierte Gütewert-Differenz immer der Adresse »3» entsprechen muß. Das vierte Urbn besitzt mit dem Wert 6 die größte Gütewert-Differenz der ν ier ersten l'rbil. so dall seine Adresse durch ein Setzen des Zählers 37 von »0« auf »3« abgeändert werden müBte oder, da durch die Auswertung der richtige Augenblick verpaßt wurde, die Adresse ties fünften L'rbit von »3« auf »2«. diejenige ties sechsten von >>2« aul »I« und diejenige ties siebten von »I« auf »0« reduziert werden muß. Jedes Mal. wenn the Adresse ··()·· erreicht wird, findet eine Maximum-Entscheidung statt, hier also nach dem siebten Bit. und /war der dann gespeicherten vier summierten Gütewert-Differenzen. hier also ties vierten bis siebten l'rbit. Das fünfte l'rbil besitzt mit dem Wert 7 die größte summierte Güiewert-Differen/: Die Adresse des fünften L'rbit müßte demnach auf »3«. diejenige ties sechsten L'rbit auf »2«. diejenige ties siebten auf "I« und diejenige ties achten nuf ·■!).. abgeändert werden. Für die drei ersten L'rbit wurde durch die Auswertung der richtige Augenblick verpaßt, so dall die Korrektur nur mehr für das letzte, das achte l'rbit erfolgen kann. Nach dem achten I rbit findet wieder eine Maximum-Entscheidung statt, mit dem Resultat, daß dieses achte Bit mit dem Wen ^l) den höchsten Fmscheidiingswen hat. und die Adresse des neunten l'rbit auf »2«. diejenige des zehnten auf »I« und diejenige ties elften auf »0« abzuändern ist. Nachfolgend wird bestätigt, daß das achte l'rbit den höchsten Entseheidungsweri besitzt, so daß anschließend keine Adressenänderungen vorgenommen werden müssen. Das zwölfte L'rbit behält somit die Adresse »3«. das dreizehnte die Adresse »2«. das vierzehnte die Adresse »I« und das fünf/ehnte die Adresse »0«. Es ist leicht nachzuprüfen, daß das zwölfte, das sechzehnte und das zwanzigste L'rbit ihre Adresse »3« und damit die anderen IJrbil ihre jeweiligen Adressen beibehalten. Die vollständige Reihenfolge der aufeinanderfolgenden Adressen ist somit, beim l'rbit Nr. 1 beginnend: »3«. Ό». >·Ι«. »0«. »2«. »I«. »O«. »0«. "2<>. »>|«. »ο«. »3«. »2«. »I«. »0«. »3«. »2«. »1". »0«, »3«. Somit besitzt das sechzehnte und das zwanzigste l'rbit. d.h. das jeweilige erste lirbit der beiden Telegrammbit, in seiner Gruppe vier aufeinanderfolgender l'rbit jeweils die höchste summierte Gütewert-Differenz und damit die Adresse »3«. so daß beide Telegrammbit der L'bertragungsrate 25 Bd korrekt auf ihr erstes L'rbii hin synchronisiert sind.

L-n£lLH \ ICI I ilIIC.

Der höchste Fntscheidungsweri entspricht bereits der Adresse "3«: Dann ist keine Adressenänderung nötig und der Zähler 37 braucht nicht gesetzt zu werden.

Der höchste Entscheidungswert entspricht der Adresse »2<·: Dann muß wieder eine neue Entscheidung nach 3-2= I L'rbit herbeigeführt werden und der Zähler 37 somit auf den Wert »l·· gesetzt werden.

Der höchste Entscheidungswert entspricht der Adresse »1«: Dann muß wieder eine neue Entscheidung nach 3-l = 2l^:rbit herbeigeführt werden und der Zähler 37 somit auf den Wert »2« gesetzt werden.

Der höchste Entscheidungswert entspricht der Adresse »i>-<: Dann muß wieder eine neue Entscheidung nach 3-0 = 3 l'rbit herbeigeführt werden und der Zähler 37 somit auf den Wert »3« gesetzt werden.

Die vier Speicherwerte des Synchronisierspeichers 38 mit den Adressen »0«. »I«. »2« und »3« werden den vier

Buseingängen der Maximum-Entscheidungsschaltung 39 (Fig. 2| zugeleitet. Die beiden den Adressen »0« und »1« zugehörigen Digitalwerte werden im Komparator 56 und diejenigen, die den Adressen »2« und »3« zugeordnet sind, werden im Komparator 55 digital miteinander verglichen. Ist der Wert der Adresse »0« größer oder gleich dem VVert der Adresse »I« bzw. ist derjenige der Adresse »2« größer oder gleich dem Wen der Adresse »3«.

so erscheint ein Logikwert >1< am Ausgang des Oder-Gatters 58 bzw. am Ausgang des Oder-Gatters 57. Diese Logikwerte >!< schalten die Werte der Adresse »0« bzw. der Adresse »2« auf einen der beiden Eingänge des Komparator 65 durch. Ist der Wert der Adresse »0« dagegen kleiner als der Wert der Adresse »1« bzw. derjenige der Adresse »2« kleiner als derjenige der Adresse »3«. so schalten Logikwene >l< diesmal den Wert der Adresse »I« bzw. den Wert der Adresse »3« auf einen der beiden Eingänge des Komparator 65 durch. Der Komparator 65 vergleicht dann den größten der beiden den Adressen »O< und »1« zugehörigen Werte mit dem größten der beiden den Adressen «2« und »3« zugehörigen Werte. Der Komparator 65 gibt dann mit Hilfe eines der vier Und-Gutter 67. 68. 69 und 70 den Ausgang, der dem größten dieser Werte zugeordnet ist. und damit auch den Ausgang, der dem größten der vier Eingangswerte der Maximum-Entscheidungsschaltung 39 zugeordnet ist. frei.

so daß somit ein Logikwert >1< den entsprechenden Eingang des Codierers 40 (Fig. 1) erreich:.

An jeweils nur einem einzigen der vier Eingänge des Codierers 40 (Fig. 3) erscheint ein Logikwert >I<. Ist der VVert der Adresse »3« am größten, so erscheint die Kombination >00<. ist derjenige der Adresse »2« am größten, so erscheint die Kombination >01<. ist derjenige der Adresse »i« am größten, so erscheint die Kombination >10< und ist derjenige der Adresse »0« am größten, so erscheint di? Kombination >11< am 2 Bit-Ausgang des Codierers 40. Diese Kombination, die digital einem der Werte »3«. >■'!«. »i« oder »0« entspricht, wird anschließend im Zähler 37 gesetzt.

Statt der Maximum-Entscheidungsschaltung 39 und dem Codierer 40 kann auch ein Mikrocomputer eingesetzt werden. Der Synchronisierspeicher 38 ist dann ein Schreib Lese-Speicher dieses Mikrocomputers und die

Muximuin-Enischcidung min anschließender Codierung erfolgt durch einen Verglcichsvorgiing im Rechenwerk des Mikrocomputers.
Lfd. Nr

derUrbit: 1. 2, 3. 4. 5, 6. 7, 8. 9. 10. II. 12. 13. 14. 15; 16, 17. 18. 19; 20.

Gütewert G₁-: (0), 5. 3. 4. -2. 0, 1 3. 0. -2. -\,-2, 0. I, 0. 3: 12. 15 13. 16- -10 <

MC,]: 5. 2. 1. 6. 2. 1. 2. 3. 2. 1. I. 2. 1. I. 3: 9. 3. 2 3; 26

Σ UIo₁-I: 5. 2. 1. 6. 7. 3. 3. 9. 9. 4. 4. II. H). 5, 7; 20, 13. 7. 10; 46.

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. Schaltungsanordnung zur Verarbeitung binärer Multi-Bit-Signale mit einem Dateneingang 1"Qr eine Eingangsschaltung, deren Ausgang einerseits an eine Vergleichseinrichtung und andererseits an eine Auswerteschaltung gelegt ist. die einen Speicher, eine Entscheidungsschaltung, einen Zähler, einen Impulsgeber und Gatter aufweist, deren Ausgang ebenfalls an die Vergleichseinrichtung gelegt ist und die ein Taktsignal taktet, gekennzeichnet durch die Ausbildung als Synchronisierschaltur.g mit der Maßgabe, daß die Eingangsschaltung einen Gütewertspeicher aufweist, in dem zeitlich nacheinander die Gütewerte G₁ verschiedener empfangener Urbit-Signale speicherbar sind, deren Bit-Periode der Taktsignalperiode entspricht, daß die Auswerteschaltung ein DilTerenzglied (42). welches die Differenzen aufeinanderfolgender Gütewerte (JG₁) aus dem Gütewertspeicher bildet, einen Absohitwertbildner (43) zur Bildung der Absolutwerte (IGjI) dieser Gütewert-Differenzen und Additionsschaltungen (44. 45. 46. 47) zum Addieren dieser Absolutwerte aufweist, daß der Speicher (38) die Summenwerte (XIJG₁D der Absolutwerte der GütewertdilTerenzen speichert, die Entscheidungsschaltiing (39) die zeitliche Lage bzw. den Zeitwert der Maxima der Summenwerte feststellt und der Zähler (37) zur fortlaufenden Anpassung der Urbil-Adressen den Zeitwert zählt, wobei der Impulsgeber (49). an dessen Ausgang das Synchronisiertakisignal abgreifbar ist. vom Zähler (37) steuerbar ist.

2. Schaltungsanordnung nach Anspruch 1. dadurch gekennzeichnet, daß der Absokitwenbildner (43) als True-Complement-Glicd ausgebildet ist.

3. Schaltungsanordnung nach Anspruch 1 oder 2. dadurch gekennzeichnet, daß an den Gütewertspeicher t-in Si.-hii'hcrots^i'rr (41) angeschlossen isi

4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Taktsignal an den über einen Rückstelleingang (3) rückstellbaren Zähler (37) anlegbar ist.

5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß ein Codierer (40) den Zeitwert codiert und ein UND-Gatter (48) den Zähhven nach dem Zähler (37) decodiert.

6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die VISB am E-.ingang der Auswerteschaltung und die Alisgangswerte der Entsci'iidungsschaltung (39) an die Vergleichseinrichtung (50. 51. 52. 53. 54) gelegt sind.

7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Additionsschaltungen (44 — 47) Modulo-Werte der summierten Güteweri-Differenzen (IG.) bilden.

X. Schaltungsanordnung nach Anspruch 7. dadurch gekennzeichnet, daß die Modulo-Werte modulo den ganz/ahligen Vielfachen ;; der Bitdaucr des Urbits gebildet werden.

9. Schaltungsanordnung nach Anspruch 7 oder S. dadurch gekennzeichnet, daß der Zähler (37) nach dem Moiliilo-Modus rückwärts <;i<hlt.

10. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Dateneingang als /»/-Bus ausgebildet ist und das Schieberegister ///-Bit-Zellen aufweist.

IL Schaltungsanordnung nach einem der Ansprüche 3 bis 10. dadurch gekennzeichnet, daß das Differenzierglied (42). der Absoliitvvenbiklncr (43). die Additionsschaltungen (44 — 47) und der Speicher (38) jeweils //-Zellen und das Schieberegister (41) ;;+ 1-Zellen. mit dem Vielfachen // der Bitdauer des Urbi:~. aufweisen.

12. Schaltungsanordnung nach einem der Ansprüche 5 bis II. dadurch gekennzeichnet, daß die Entschcidungsschallung (39) und der Codierer (40) durch einen Mikrocomputer ersetzt sind, dessen Schreib-Lese-Speicher den Speicher (38) bildet.

13. Verfahren zum Synchronisieren binärer Lmplangssignale. de^ren Bit-Dauer bzw. Bit-Periode jeweils einem ganzzahligen Vielfachen // der Dauer bzw. Periode eines bereits synchronisierten Urbits entspricht, dessen Periode der Bit-Periode des Empfangssignals mit der höchsten Übertragungsratc entspricht und das einen Lmpfangsgütewcrt besitzt, der für die einzelnen Urbits zeitlich nacheinander in einem gemeinsamen Gütewertspeicher speicherbar ist. dadurch gekennzeichnet, daß Gütewert-Differenzen (IG,) aufeinanderfolgender Urbits gebildet und die Gütewert-Differenzen derjenigen Urbits addiert werden, weiche die gleiche laufende Nummer innerhalb eines Empfangsbits besitzen, daß das Maximum der Summenwene (Σ-IGj) der Gütewert-Differenzen von // aufeinanderfolgenden Urbits ermittelt wird und 'laß die Adressen der Lirbits fortlaufend so angepaßt werden, daß die Adresse des Urbils mit der maximalen summierten Gütewert-Differenz gleich einem bestimmten konstanten und vorgegebenen Wert gesetzt und dieses Urbit als erstes Urbit eines Empfangsbits zur Synchronisierung verwendet wird.