DE3033914A1 - Digital/analog-umsetzer und pcm-codierer damit. - Google Patents

Description

HITACHI, LTD.

5-1, Marunouchi 1-chome, Chiyoda-ku,

Tokyo, Japan

Digital/Analog-Umsetzer und PCM-Codierer damit

Die Erfindung betrifft einen Digital/Analog(D/A)-Umsetzer, insbesondere einen PCM-Codierer (PCM-Coder) mit aufeinanderfolgendem Vergleich, in dem der D/A-Umsetzer bei einem örtlichen Decodierer angewendet wird. Insbesondere betrifft die Erfindung einen μ-Kennlinien-PCM-Codierer.

Wegen verfügbarer Schaltungsbaugruppen in Form von LSI-Schaltungen mit bedeutend verbesserter Genauigkeit und bedeutend verbesserten Betriebsverhalten ist man bestrebt, derartige LSI-Schaltungen für die Nachrichtentechnik zu entwickeln, um gleichzeitig Verbilligung und Verbesserung in der Nachrichtentechnik zu erreichen.

Der PCM-Codierer, an den hohe Anforderungen in bezug auf Codier-Genauigkeit gestellt werden, wird bisher aus sorgfältig ausgewählten Schaltungsbaugruppen oder -teilen hergestellt, wobei eine Erhöhung der Wirtschaftlichkeit dadurch versucht worden ist, daß eine große Anzahl von Leitungen oder Kanälen auf der Grundlage von Time-sharing-Multiplex unter Verwendung einer einzigen PCM-Codiereinheit mit hoher Betriebsgeschwindigkeit vorgesehen wird. Wenn jedoch der PCM-Codierer als LSI-Schaltung ausgebildet werden kann, wird ein sogenanntes Ein-Kanal-Codier-

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System, in dem ein PCM-Codierer für jeden Sprachkanal vorgesehen ist, vorteilhaft, da der PCM-Codierer dann ohne großen Aufwand mit kleinen Abmessungen gebaut werden kann. In diesem Fall brauchen die PCM-Codierer nicht mit hoher Geschwindigkeit betrieben zu werden, und zwar im Gegensatz zum bisherigen System (vgl. oben), wo die hohe Geschwindigkeit wegen des Time-sharing-Multiplex-Betriebs erforderlich ist. Der PCM-Codierer kann dann mit relativ niedriger Geschwindigkeit betrieben werden, die für eine LSI-Konfiguration geeignet ist, um das Codieren vorzunehmen.

Im übrigen muß nach dem μ-Kennlinien-PCM-Codieren gemäß Rec. G711 der CCITT (International Telegram and Telephone Consultive Committee) ein Sprachsignal in einen 8-Bit-Code (wobei ein Bit das Signal-Vorzeichen darstellt ) auf der Grundlage eines Preß(Kompressions) -Gesetzes umgesetzt werden, gemäß dem die Kennlinie von μ = 255 durch 15 Segmente oder Sehnen approximiert wird. Die gepreßte Quantisier-Kennlinie ist dann so aufgebaut, daß die Anteile der Kennlinie mit negativem und positivem Vorzeichen in acht Segmente oder Sehnen I, ...., VIII unterteilt werden, deren jedes bzw. deren jede dann in 16 Stufen noch einmal unterteilt werden, wie in Fig. 1 abgebildet ist.

In diesem Zusammenhang ist ersichtlich, daß das erste Segment I in 15 1/2 Stufen wegen der Quantisierung eines Mitten-Schritts unterteilt ist und insoweit von den anderen Segmenten II bis VIII abweicht, wie aus Fig. 2 ersichtlich ist, die einen vergrößerten Ausschnitt von Fig. 1 (um den Nullpunkt herum) darstellt. Es ist ferner darauf hinzuweisen, daß bei Betrachtung von zwei benachbarten Segmenten die Stufe im vom Ursprung (Nullpunkt) ferneren Segment doppelt so groß ist wie die Stufe im ursprungsnäheren Segment. Entsprechend sind die Grenzwerte in den einzelnen Segmenten der μ-Gesetz-Ouantisier-Kennlinie ungerade Zahlen: 31, 95, 223, 479, 991, 2015 und 4063. - . ·

1 3 0-0 HI/-

Der PCM-Codierer ist im allgemeinen von der Bauart des aufeinanderfolgenden Vergleichs, wobei eine Ladungs-Umverteilung in einer binär-gewichteten Kondensator-Anordnung vorgenommen wird. Insbesondere, wenn das Codieren nach der μ-Kennlinie erfolgt, erschwert die Besonderheit des ersten Segments in bezug auf die Anzahl der Stufen (wie oben beschrieben) den Bau des Codierers. Wenn z. B. die Kondensator-Anordnung acht Kondensatoren mit einem Kapazitäts-Verhältnis von 2 , 2 , 2 , .... 2 besitzt und ihre einen Enden gemeinsam an eine Eingangsleitung für einen Spannungsvergleicher angeschlossen sind, während die anderen Enden der einzelnen Kondensatoren durch entsprechende Schalter an das Erd- oder ein Bezugspotential gelegt werden können, entsprechen die Ausgangsspannungen von der Kondensator-Anordnung je nach Kombination der Umschalter einem mehrfachen Wert von "2". Daher erlaubt die Kondensator-Anordnung, die zur Bestimmung des Segments für das μ-Kennlinien-PCM-Codieren verwendet wird, nicht ohne weiteres, die Grenzwerte als ungeradzahlige Zahlen zu realisieren.

Ein PCM-Codierer mit aufeinanderfolgendem Vergleich, bei dem die Segmente mittels einer Kondensator-Anordnung aus acht binär-gewichteten Kondensatoren bestimmt werden, wobei die Stufen durch eine Widerstands-Kette bestimmt werden, ist bereits bekannt (vgl. IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. SC-14, No. 1, Feb. 1979, S. 65 - 73).

Bei diesem bekannten Codierer sind die einen Enden der acht binärgewichteten Kondensatoren gemeinsam an einen Eingangsanschluß eines Vergleichers angeschlossen, während die anderen Enden der Kondensatoren wahlweise an Spannungs-Anschlüsse X, Y und Z über Schalter anschließbar sind. Der Anschluß X dient sowohl als Abtastspannungs-Eingangsanschluß als auch als Erdnotential-Versorgungsanschluß, der Anschluß Y wird mit positiver und negativer Bezugsspannung beaufschlagt, und schließlich werden am Anschluß

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Z Stufen-Spannungen angelegt, die durch Teilung der Bezugsspannungen mittels der Widerstands-Kette erzeugt worden sind. Bei diesem Codierer werden die einzelnen Kondensatoren zuerst mit der Abtast-Spannung aufgeladen, anschließend werden die Schalter der Kondensator-Anordnung und die Anzapfungen zur Abnahme der Stufen-Spannungen von der Widerstands-Kette nacheinander umgeschaltet, um dadurch einen 8-Bit-Code entsprechend der Abtast-Spannung zu gewinnen.

Das dabei angewandte Verfahren zum zuverlässigen Codieren entsprechend der μ-Kennlinie unter Einsatz des Codierers der vorbeschriebenen Art beruht darin, daß jede der positiven und negativen Bezugsspannungen durch 3 2 (zweiunddreißig) mittels der Widerstands-Kette geteilt wird, wobei die Stufen-Spannungen für das erste Segment wahlweise von den Anzapfungen mit ungeradzahliger Nummer abgeleitet werden, d.h. der ersten, der dritten, der fünften, , der 29-ten Anzapfungs-Spannung der Widerstands-Kette, während die Stufen-Spannungen für das zweite bis achte Segment II bis VIII durch Kombinationen der Spannung von der 31-ten Anzapfung und wahlweise von den geradzahligen Anzapfungen ausgewählte Spannungen, d.h. von der zweiten, der

vierten, der sechsten, , der 3 2-ten Anzapfung, abgeleitet

werden. Dieses System erfordert eine große Anzahl von Anzapfungen für die Widerstands-Kette. Ferner muß die Wahl der ungeradzahligen Anzapfung oder der geradzahligen Anzapfung in Abhängigkeit vom Segment der μ-Kennlinie erfolgen, zu dem die jeweilige Abtast-Spannung gehört. Infolgedessen wird der Aufbau der örtlichen Decodierers aufwendig, d.h., er erfordert ein Chip großer Abmessungen zur Ausführung in einer LSI-Schaltung, was schwierig ist.

Es ist ein weiterer PCM-Codierer, der zuverlässig nach der μ-Kennlinie arbeitet, bekannt (vgl. JP-OS 48472/1979). Bei diesem PCM-Codierer wird eine besondere Kondensator-Anordnung benutzt, die eine Reihenschaltung von zwölf ersten Kondensatoren mit jeweils einem ersten Kapazitätswert, wobei beide Enden der Reihenschaltung

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mit dem Erdpotential über Kondensatoren mit jeweils einem zweiten Kapazitätwert verbunden sind, aufweist,-während beide Enden von jedem der ersten Kondensatoren mit entsprechenden Umschaltern über dreißig Kondensatoren mit dem zweiten Kapazitätswert verbunden sind, so daß sie wahlweise an eine Bezugsspannungs-Quelle oder an das Erdpotential angeschlossen werden können. Die Ausgangsspannung der Kondensator-Anordnung wird mit einem Abtast-Wert eines Sprachsignals über einen Vergleicher verglichen. Je nach Vergleichsergebnis werden Umschalt-Befehl-Signale für die Schalter aufeinanderfolgend von einem örtlichen Decodierer erzeugt, um so einen PCM-Code entsprechend den abgetasteten Werten zu erhalten.

Jedoch ist auch dieser PCM-Codierer nachteilig, da seine Kondensator-Anordnung aufwendig ist sowie besondere Rechen-Operationen für den örtlichen Decodierer erforderlich sind, um die Grenzwerte für die einzelnen Segmente I bis VIII abzuleiten, usw.

Es ist daher Aufgabe der Erfindung, einen D/A-ümsetzer zu schaffen, der ein Analog-Signal nach der μ-Kennlinie in einem Digital-Wert umsetzt und als LSI-Schaltung ausgeführt werden kann, sowie einen PCM-Codierer, der zuverlässig nach der μ-Kennlinie arbeitet und in dem der D/A-Umsetzer als Teil eines örtlichen Decodierers verwendbar ist.

Die erfindungsgemäße Lösung dieser Aufgabe erfolgt hinsichtlich des D/A-Umsetzers durch die Lehre nach dem Patentanspruch 1.

Vorteilhafte Ausgestaltungen des Patentanspruchs 1 sind in den Ansprüchen 2-4 angegeben.

Ferner wird in Lösung der Aufgabe erfindungsgemäß der erfindungsgemäße D/A-Umsetzer als Teil eines örtlichen Decodierers zusammen mit einem Spannungs-Vergleicher verwendet, um dadurch einen PCM-

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ORIGINAL INSPECTED

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Codierer zu bilden, der sehr zuverlässig nach der μ-Kennlinie arbeitet.

In diesem Fall ist eine Schalteinheit derart vorgesehen, daß die erste gemeinsame Leitung mit einem Abtast-Signal zu Beginn jeder Codier-Periode beaufschlagt wird, um die einzelnen Kondensatoren aufzuladen, und anschließend mit dem ersten Potential, während eine andere Schalteinheit vorgesehen ist, die wahlweise an die zweite gemeinsame Leitung die Bezugs-Spannung mit positivem oder negativem Vorzeichen je nach dem ersten Ausgangssignal vom Spannungs-Vergleicher anlegt.

Bei einer bevorzugten Ausführung wird die Schalt-Steuerung der ersten bis vierten Gruppe von Schaltern durch ein Register mit sukzessiver Näherung vorgenommen.

Die. Erfindung kann vorzugsweise wie folgt zusammengefaßt v/erden:

Ein PCM-Codierer zum Umsetzen von Sprachsignalen in einen 8-Bit-Code durch Näherung nach der μ-Kennlinie, und zwar mit μ = 255 einschließlich 15 Segmenten, besitzt eine Kondensator-Anordnung mit acht Kondensatoren zum Bestimmen der niedrigsten Spannungen der Segmente, eine Widerstands-Kette zur Erzeugung von Stufen-Spannungen in jedem der Segmente, einen Vergleicher zum Vergleichen der Ausgangs-Spannung der Kondensator-Anordnung mit einer Bezugs-Spannung, und ein Sukzessiv-Näherungs-Register zum Steuern von Schalter-Gruppen in der Kondensator-Anordnung und in der Widerstands-Kette. Die Widerstands-Kette hat Anzapfungen zum Ableiten von Spannungen entsprechend (2n - 1)/33 (mit η = 1 - 16) einer an die Widerstands-Kette angelegten Spannung. Ein derartiger PCM-Codierer arbeitet zuverlässig nach der μ-Kennllnie und kann einen Mitten-Schritt am ersten Segment quantisieren.

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Anhand der Zeichnung wird die Erfindung beispielsweise näher erläutert. Es zeigen:

Fig. 1 den Anteil positiven Vorzeichens einer gepreßten Quantisier-Kennlinie von 15 Segmenten (μ = 255) ;

Fig. 2 einen vergrößerten Ausschnitt von Fig. 1, nämlich des ersten Segments I der Kennlinie;

Fig. 3 das Blockschaltbild eines grundsätzlichen PCM-Codierers gemäß einem Ausführungsbeispiel der Erfindung;

Fig. 4 Einzelheiten der Blöcke 2, 3, 5 und 6 von Fig. 3;

Fig. 5 die logischen Funktionen einer Logik 31 in Fig. 4;

Fig. 6 die logischen Funktionen (ähnlich Fig. 5) für eine andere Logik (21) von Fig. 4;

Fig. 7 ein Signal-Zeit-Diagramm zur Erläuterung des Betriebs der Schaltung von Fig. 4;

Fig. 8 genauer einen Teil des Blocks 7 von Fig. 3;

Fig. 9 ein Signal-Zeit-Diagramm zur Erläuterung des Betriebs der Schaltung von Fig. 8;

Fig. 10 einen anderen Teil des Blocks 7 von Fig. 3; und

Fig. 11 ein Signal-Zeit-Diagramm zur Erläuterung des Betriebs der Schaltung von Fig. 10.

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Fig. 3 zeigt schematisch und grundsätzlich einen PCM-Codierer, in dem ein D/A-Umsetzer gemäß der Erfindung als örtlicher Decodierer verwendet wird.

Im einzelnen sind in Fig. 3 zu sehen:

- ein Trenn-Verstärker 1 zur Impedanz-Wandlung;

- eine Kondensator-Anordnung 2 zur Erzeugung von Spannungen entsprechend den Knotenpunkten von acht Segmenten mit positivem und negativem Vorzeichen sowie der Neigungen der einzelnen Segmente oder Sehnen entsprechend der μ-Kennlinien-Codierung;

- eine Widerstands-Kette 3 zur Erzeugung einheitlicher Stufen-Spannungen innerhalb der einzelnen Segmente;

- einen Spannungs-Vergleicher 4;

- eine Umschalteinheit 6 zum Umschalten des Vorzeichens positiver und negativer Bezugs-Spannung, die an Anschlüssen 601 und 602 von einer Bezugsspannungs-Quelle angelegt werden;

- ein Sukzessiv-Näherungs-Register 5, das mit einem Digital-Signal vom Vergleicher 4 beaufschlagt wird und Impulse zum Ansteuern von Analog-Schaltern in den Baugruppen 2, 3 und 6 erzeugt;

- eine Logik 7, die ein PCM-Signal von einem Anschluß 909 mit einer erforderlichen Bit-Folgefrequenz abgibt;

- eine Logik 8 zur Erzeugung eines Zeitsteuer-Impulssignals zum Codieren auf der Grundlage eines Grundtakt-Impulssignals zur A/D-Umsetzung, eingespeist von einer Signalleitung 801, und eines Rahmensynchron-Impulssignals, eingespeist von einem Anschluß 901 ;

- eine Logik 9 zur Erzeugung eines PCM-Sende-Impulssignals auf der Grundlage des Rahmensynchron-Impulssignals und eines übertragungs-Zeitsteuer-Impulssignals, eingespeist von einer Signalleitung 902.

Ein Eingangs-Sprachsignal wird einem Anschluß 101 zugeführt und dann an eine Eingangsleitung 102 abgegeben, die den Trenn-Ver-

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stärker 1 mit der Kondensator-Anordnung 2 verbindet. Der PCM-Code wird nach erfolgter A/D-Umsetzung in den Eingang der Logik 7 durch eine Signalleitung 591 eingespeist. Die Logik 7 wird auch mit Rahmensignalisier-Impulsen (A/B SEL) von außen über Signalleitungen 701 bis 703 und zusätzlich von einer Signalleitung 704 mit einem Steuersignal beaufschlagt, das die Unterdrückung des All-Null-Codes befiehlt, wie noch genauer erläutert werden wird.

Fig. 4 zeigt ein konkretes Ausführungsbeispiel der Schaltungen 2-6 von Fig. 3.

Die Kondensator-Anordnung 2 besitzt acht Kondensatoren C , ,

0 12 7 C₇ mit Kapazitätswerten im Verhältnis von 2,2,2 , 2 .

Die einen Elektroden dieser Kondensatoren sind gemeinsam an eine Ausgangsleitung 200 angeschlossen, von der ein Ende mit dem invertierenden Eingang des Spannungs-Vergleichers 4 verbunden ist. Das andere Ende der Ausgangsleitung 200 ist an das Erdpotential über einen Lösch-Schalter Y₀., angeschlossen. Der nichtinvertie-

ο I

rende Eingang des Spannungs-Vergleichers 4 liegt ebenfalls auf Erdpotential.

Die anderen Enden oder Elektroden der Kondensatoren C_n - <Z_r können

U ο

wahlweise an drei gemeinsame Leitungen 201, 202 und 203 über entsprechende Schaltkontakte angeschlossen werden. Die andere Elektrode des Kondensators C₇ ist wahlweise an die beiden gemeinsamen Leitungen 201 und 203 über entsprechende Schaltkontakte anschließe bar. Der Einfachheit halber sei angenommen, daß die Schalter oder Schaltkontakte wie erwähnt bezeichnet werden mit:

um

η = Lage des zugehörigen Kondensators (eine beliebige Ziffer innerhalb 0 - 7),

m = Ziffer mit dem kleinsten Stellenwert der Bezugszeichen 201, 202 und 203 für die gemeinsamen Leitungen (d.h. eine beliebige Zahl von 1 - 3).

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Z. B. kann dann gesagt werden, daß der Kondensator C. wahlweise an die gemeinsamen Leitungen 201 - 203 über die Schalter oder Schaltkontakte Y₄₁/ Y₄₂ ^bzw· ^γ ₄τ anschließbar ist.

Die. gemeinsame Leitung 201 ist über einen Schaltkontakt Y_g1 mit der Eingangsleitung 102 für das abzutastende Sprachsignal verbunden und kann über einen Schaltkontakt Y_Q9 geerdet werden. Die gemeinsame Leitung 202 kann wahlweise über Schaltkontakte 1_ι1Λ und Z,„ an Anschlüsse 601 und 602 angeschlossen werden, die mit Bezugsspannung positiven bzw. negativen Vorzeichens beaufschlagbar sind. Ferner ist die gemeinsame Leitung 203 über Schalter mit Anzapfungen der Widerstands-Kette 3 verbunden, um die geteilten Spannungen in noch zu beschreibender Weise abzunehmen.

Die Tastspeicher (sampling and holding)-Schalter Yq₁; Yq-, sowie der Lösch-Schalter Y₀. werden durch ein Ausgangssignal von einer

ο I

Logik 22 gesteuert, die das Schalter-Steuersignal in Abhängigkeit von einem Setz-Signal 204 und einem Lösch-Signal 205 erzeugt, die vom Impulsgenerator 8 abgegeben werden.

Die Widerstands-Kette 3 besitzt sechzehn Anzapfungen, und zwar eine einzige Widerstands-Kette, deren unterstes Ende auf Erdpotential liegt und deren oberstes Ende mit der gemeinsamen Leitung 202 verbunden ist, sowie sechzehn Schalter X ( mit η = beliebige Zahl von 1 - 16), die an einem Ende mit den Anzapfungen verbunden sind. Alle anderen Enden der Schalter X sind mit der gemeinsamen Leitung 203 verbunden. Daher kann eine Anzapfungs-Spannung 2n-1 an die gemeinsame Leitung 203 gelegt werden, wenn ein entsprechender der Schalter X geschlossen ist. In diesem Zusammenhang sei vermerkt, daß die an das oberste Ende oder die gemeinsame Leitung 202 angelegte Bezugs-Spannung einen Absolut-Wert von 33 hat. D. h., der Widerstands-Anteil, der dem geerdeten Ende der Widerstands-Kette am nächsten liegt, hat einen Widerstands-Wert, der gleich dem halben Widerstands-Wert von jedem der übrigen sechzehn Widerstände ist.

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Das Sukzessiv-Näherungs-Register 5 hat D-Flipflops 51 - 57 (d.h. mit Verzögerung arbeitende Flipflops), ein RS-Flipflop 58 und ein Antivalenz-Glied 59 (auch Exklusives-ODER-Glied genannt). Unter den Flipflops sind die Flipflops 52 und 57 mit Setz- und Rücksetz-Funktion ausgestattet.

Die Ausgangsleitung 401 des Spannungs-Vergleichers 4 ist mit einem Daten-Eingangs-Anschluß D des Flipflops 51 und mit einem Eingangs-Anschluß des Antivalenz-Glieds 59 verbunden. Das Flipflop 51 hat zwei Ausgangsleitungen 512 und 513,auf denen zueinander komplementäre logische Pegel auftreten. Die Ausgangsleitung 512 gibt ein Steuersignal SZ_fi1 ab, durch das der Bezugsspannungs-Umschalter Z_fi an den Anschluß 601 angeschlossen wird, während die Ausgangsleitung 513 ein Steuersignal SZ,„ erzeugt, das den Schalter Z an den Anschluß 602 anschließen läßt. Die Ausgangsleitung 512 ist mit dem anderen Eingangs-Anschluß des Antivalenz-Glieds 59 verbunden, das zwei Ausgangs-Leitungen 591 und 592 hat, auf denen zwei zueinander komplementäre logische Pegel auftreten. Die Ausgangs-Leitung 591 ist mit der noch genauer zu beschreibenden Logik 7 verbunden, während die Ausgangs-Leitung 592 (auf der das invertierte Signal auf der Leitung 591 auftritt) mit jeweils dem Daten-Eingangs-Anschluß der Flipflops 52 - 57 verbunden ist. Ein Signal DG4 wird in einen Datentakt-Anschluß CL des Flipflops

51 und in einen Setz-Anschluß S des Flipflops 52 eingespeist. Ein Signal DG5 wird in einen Datentakt-Anschluß CL des Flipflops

52 und in einen Setz-Anschluß S des Flipflops 53 eingespeist. Ein Signal DG6 wird in einen Datentakt-Anschluß CL des Flipflops

53 und in einen Setz-Anschluß S des Flipflops 54 eingespeist. Ein Signal DG7 wird in einen Datentakt-Anschluß CL des Flipflops

54 und in einen Setz-Anschluß S des Flipflops 55 eingespeist. Ein Signal DG8 wird in einen Datentakt-Anschluß CL des Flipflops

55 und in einen Setz-Anschluß S des Flipflops 56 eingespeist. Ein Signal DG9 wird in einen Datentakt-Anschluß CL des Flopflops

56 und in einen Setz-Anschluß S des Flipflops 57 eingespeist.

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Ein Signal DG1O wird in einen Datentakt-Anschluß CL des Flipflops 57 und in einen Setz-Anschluß S des Flipflops 58 eingespeist. Ein Signal DG15 wird in die Rücksetz-Anschlüsse R der Flipflops 52, 53, ..., 58 eingespeist. Die vorbezeichneten Signale DG4, DG4, ...., DG15 werden durch den Impulsgenerator 8 erzeugt.

Die Logik 21 erzeugt Impulse (SYq₁, ^SYo2' ^SY71 ' ^SY73* ^zum

Steuern des Schaltbetriebs der Schalter Y in der Kondensator-Anordnung 2 je nach den Logik-Ausgangssignalen (B₂ - Bg),die an Ausgangsleitungen 522 - 582 der Flipflops 52 - 58 auftreten, die das Sukzessiv-Näherungs-Register wie oben beschrieben bilden.

Andererseits erzeugt eine Logik 31 Impulse (SX₁, SX , ...., SX..,-) zum Steuern des Ein/Aus-Schaltens der Schalter X, die mit der Widerstands-Kette 3 verbunden sind, und zwar in Abhängigkeit von den logischen Ausgangssignalen (B₁- - B_ß) von den Flipflops 55 -

Fig. 5 zeigt den Zusammenhang zwischen den logischen Pegeln des Eingangssignals der Logik 31 und den entsprechenden Schaltern, die geschlossen oder eingeschaltet sind. Dabei bedeuten B,- - B„ den logischen Zustand der Ausgangsleitungen 552, 562, 572 bzw. der Flipflops 55 - 58 von Fig. 4. Z. B. bei B₁- - B_ft mit dem logischen Pegel "0", "1", "0" bzw. "1" wird der Schalter X₅ angewählt, so daß an der gemeinsamen Leitung 203 eine Ausgangsspannung von (9/33) 'V_n^₁., erscheint, mit V_,„„ = Wert der Bezugsspan-

Κ.&Γ KtLr

nung am Anschluß 601 oder 60 2.

Fig. 6 erläutert den Zusammenhang zwischen dem logischen Pegel des Eingangs der Logik 21, den zugeordneten Schaltern, die eingeschaltet sind, und den Ausgangsspannungen vom örtlichen Decodierer, wobei diese Spannung das Eingangssignal des Vergleichers bildet. Dabei bedeuten B„, B₀, , B₀ die logischen Pegel an

Zo ο

den Ausgangsleitungen 522, 532, 542, 552, 562, 572 bzw. 582 der Flipflops 52, 53, ...., 58. Ferner bedeutet (B + B + B₇ + B_g)

eine logische Summe von B_r - B₀. Es ist im einzelnen ersichtlich:

b ö

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Wenn eine logische Summe (B₁. + B_fi + B_ + B₀) gleich logische "0" ist und B„ - B. sämtlich gleich logische "0" sind, sind alle Flipflops 52 - 58 im rückgesetzten Zustand, wobei alle Schalter oder Schaltkontakte Y . (mit η = eine gegebene Zahl von 0-7) eingeschaltet sind. In diesem Fall ist die Ausgangsspannung des örtlichen Decodierers 0 V.

Wenn jedoch B„ - B. sämtlich gleich logische "0" sind und die logische Summe (B_c +B, + B_ +B₀) gleich logische"1" ist, dann sind die Schalter Y._ und A . (mit η = eine gegebene Zahl von 1-7) geschlossen oder eingeschaltet (ON), so daß die Ausgangsspannung vom örtlichen Decodierer eine aus dem Bereich von

[1/(255 · 33) J · V_REF bis [29/(255 · 33)] · V_REp

je nach Kombination von B - B_R ist. Wenn insbesondere angenommen wird, daß B^ - B„ sämtlich logische "0" sind, so wird die niedrigste Spannung des ersten Segments I gemäß Fig. 1 erzeugt.

Wenn dagegen B₂-B. logische "0","0" bzw. "1" sind, d.h."0,0,1", so wird die niedrigste Spannung des zweiten Segments II erzeugt, also

[31/(255 - 33)1 * V_REF.

Für B„-B. gleich logische "0, 1, 0", wird die niedrigste Spannung des dritten Segments III erzeugt, die gegeben ist durch

[95/(255 · 33)] · V_pEp.

Ähnlich wird für B„, B₃, B₄ gleich logische "1, 1, 1^:1 die niedrigste Spannung

[ 4063/(255 -33)] ·
des achten Segments VIII erzeugt.

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" ²¹ " 30339U

Für B„-B_o = "1, 1, 1, 1, 1, 1, 1" wird die höchste SDannung - gleich

[7903/(255 · 33}] · V_REF des achten Segments VIII erzeugt.

Es sei nun der grundsätzliche Betrieb des erfindungsgemäßen Codierers anhand des Signal-Zeit-Diagramms von Fig. 7 erläutert.

Wenn der Codierer als Ein-Kanal-Codierer für Ferngespräch-Sprache oder dergleichen verwendet werden soll, beträgt die Codier-Periode gewöhnlich 125 μΞ (entsprechend einer Frequenz von 8 kHz). Erfindungsgemäß wird der Grundtakt-Impuls 801 mit einer Frequenz von 128 kHz in den Eingang des Steuerimpuls-Generators 8 eingespeist, wodurch das Codieren eines abgetasteten Signals innerhalb einer Eingangs-Periode(T„ - T._) vorgenommen wird, die sechzehn Grundtakt-Impulsen entspricht. Die Steuerimpulssignale 204_r 205 und DG4 - DG15 werden ebenfalls durch den Steuerimpuls-Generator 8 synchron zum Grundtakt-Impuls erzeugt.

Bei dem in Fig.7 dargestellten Beispiel ist angenommen, daß die Ausgangspegel aller Flipflops von Fig. 4 synchron mit der Vorderflanke des Eingangs-Daten-Taktiirroulses, des Rücksetz-Impulses und des Setz-Impulses variieren.

Zu einem Zeitpunkt t₁ ^ sind alle Flipflops 52 - 58 rückgesetzt durch den Rücksetzimpuls DG15, so daß die logischen Ausgangspegel B„ - Bg gleich "0, 0, 0, 0, 0, 0, 0" sind. Unter dieser Bedingung sind die Schalter Y . (mit η = gegebene Zahl von 0-7) und X₁₆ eingeschaltet. Zu einem Zeitpunkt t„ werden die Steuersignale 204 und 205 in die Logik 22 eingespeist, so daß die Schalter Y_R1 und Yq₁ eingeschaltet werden. Entsprechend lädt die Sprachsignal-Spannung (VIN) am Anschluß 102 die Kondensatoren C_n - C₇ auf, so daß das Abtasten vorgenommen wird. Anschließend

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werden zu einem Zeitpunkt t„ die Schalter Y_ß1 und Y_qi ausgeschaltet, während der Schalter ¥„„ eingeschaltet wird, so daß die vorhergehenden Abtast-Spannungen vorzeichenmäßig invertiert und in diesem Zustand gehalten werden. D.h., die invertierte Eingangsspannung Vc des Vergleichers 4 ist dann gleich - V . Zur einfacheren Erläuterung sei angenommen, daß die Spannung V_1n einen Wert zwischen

+ [103/(255 · 33)] · V_REp und [111/(255 -33)] · V_REp

annimmt. Dann erzeugt der Vergleicher 4 das Signal B. mit einem logischen Pegel (hier logische "1" entsprechend der Annahme) gemäß dem Vorzeichen des Eingangssignals nach einer unvermeidlichen zeitlichen Verzögerung. Bei Einspeisung des Impulses DG4 mit dem logischen Pegel "1" während eines Zeitintervalls zwischen den Zeitpunkten t. und t^ wird das Ausgangssignal gleich logische "1" vom Vergleicher 4 in das Flipflop 51 gelesen, so daß das Ausgangssignal SZ₆₁ auf der Signalleitung 512 B. gleich logische "1" entspricht, während das Ausgangssignal SZ_fi~ auf der Signalleitung 513 dem Signal B- gleich logische "0" entspricht. Infolgedessen wird der Bezugsspannungs-Umschalter Ζ_ΓΛ eingeschaltet,

b ι

so daß die Bezugs-Spannung +V auf der gemeinsamen Leitung 202 auftritt, während eine Spannung gleich +(31/33)*V__„ auf der ge-

KJir

meinsamen Leitung 203 erzeugt wird. Gleichzeitig wird ein Signal B~ gleich logische "1" auf der Ausgangsleitung 522 erzeugt, da das Flipflop 52 durch den Impuls DG4 gesetzt ist. Auf diese Weise werden die Schalter (oder Schaltkontakte) Y_n^' ^Yi?' ^Y??' ^Y33' Y₄₁, Yc-]' ^Yfii' ^Y7i ^un<^ ^xifi geschlossen, wie aus Fig. 5 und 6 ersichtlich ist. Infolgedessen ist die in den Vergleicher 4 eingespeiste Spannung V gegeben durch (V = Volt):

-V_1n + [479/(255 · 33)J · V_REp V .

In diesem Fall ist das zweite Bit des Ausgangssignals vom Vergleicher 4 gleich "0".

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Anschließend werden bei Einspeisung des Impulses DG5 gleich logische "1" während eines Zeitintervalls (t_n ~ t,) die Daten-Ein-

3 b

gangs-Leitungen 592 der Flipflops 52 - 57 auf logische "0" durch Negation der Antivalenz durch das erste Bit gebracht. Unter dieser Bedingung, da der Impuls DG4 gleichzeitig logische "0" ist, tritt der logische Pegel B„ von "0" auf der Ausgangsleitung 522 des Flipflops 52 auf, während der logische Pegel B^ von "1" auf der Ausgangsleitung 53 2 des Flipflops 53 erzeugt wird. Auf diese Weise wird der Zustand, in dem die logischen Pegel B„ - B₀ gleich "0, 1, 0, 0, 0, 0, 0" sind, eingestellt. Entsprechend werden die Schalter Y_Q2, Y₁₃, Y₃₁, Y₃₁, Y₄₁, Y₅₁, Y₅₁, Y₇₁ und X₁₆ geschlossen (ON) entsprechend den Tabellen von Fig. 5 und 6. Die Eingangsspannung Vc des Spannungs-Vergleichers 4 wird daher geändert in

-V_{1n +} [95/(255 .33)] ' V_REp V,

so daß das Ausgangssignal vom Vergleicher 4 das dritte Bit gleich logische "1" besitzt.

Ähnlich wird, wenn der Impuls DG6 zu einem Zeitpunkt t, eingespeist wird, der logische Zustand hergestellt, in dem B - B_s gleich "0, 1, 1, 0, 0, 0, 0" sind, so daß die Schalter Y_Q2, Y₁₂, Y₃₃, Y₃₁, ^Y41 ' ^Y51 ' ^Y61 ' ^Y71 ^unc^ ^X16 eingeschaltet werden. Die Vergleicher-Eingangsspannung Vc ist dann gleich

-V_1n + [223/(255 - 33)1 - V_REp V ,

so daß das Vergleicher-Ausgangssignal das vierte Bit gleich logische "0" besitzt. Zum Zeitpunkt t_ wird der Impuls DG7 eingespeist, so daß der logische Zustand "0, 1, 0, 1, 0, 0, 0" eingestellt wird, d.h., die soeben erwähnten selben Schalter Y und der Schalter X₀

eingeschaltet werden. Die Eingangsspannung Vc des Vergleichers 4 ist dann gleich

-V_{1n +} [159/(255 - 33)1 · V_REF V.

1 30011/0856

Das Ausgangssignal vom Vergleicher 4 hat dann das fünfte Bit gleich "0". Zum Zeitpunkt tn wird entsprechend der Einspeisung des Impulses DG8 der logische Zustand "0, 1, 0, 0, 1, 0, 0" eingestellt, so daß der Schalter X. jetzt eingeschaltet wird und die Schalter Y unverändert in ihrer Schaltstellung bleiben. Die Eingangsspannung Vc des Vergleichers ist dann

-V_1n h- [127/(255 · 33)1 . V_REp V ,

so daß das sechste Bit des Ausgangssignals vom Vergleicher logische "0" ist. Zum Zeitpunkt t„ wird entsprechend der Einspeisung des Impulses DG9 der logische Zustand "0, 1, 0, 0, 0, 1, 0" eingestellt. Der Schalter X„ wird dann eingeschaltet, während die Schaltstellung der Schalter Y unverändert bleibt. D.h. Vc gleich

-V_1n + [111/(255 - 33)] · V^ V .

Das siebte Bit des Vergleicher-Ausgangssignals ist dann logische "0". Schließlich gilt beim Einspeisen des Impulses DG10 zum Zeitpunkt t_in, daß die logischen Pegel B - B„ gleich "0, 1, 0, 0, 0, 0, 1" sind, so daß der Schalter X. geschlossen wird, während die Schalter Y in ihrer Schaltstellung unverändert bleiben. D.h.Vc gleich

-^VIN ⁺ D⁰³/*²⁵⁵ ' ³³>J * ^VREF ^V ·

Das achte Bit des Ausgangssignals vom Spannungs-Vergleicher 4 ist dann logische "1".

Auf diese Weise ist ein Zyklus der A/D-Umsetzung von acht Bits vollendet. In diesem Zusammenhang sei daran erinnert, daß das Ausgangssignal vom Vergleicher 4 mit einer gewissen Zeitverzögerung gegenüber der von der Kondensator-Anordnung eingespeisten Spannung erzeugt wird. Die Größe dieser Zeitverzögerung hängt von der positiven oder negativen Amplitude der eingespeisten Spannung ab. Im allgemeinen ist die Zeitverzögerung umso größer, je kleiner die

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Amplitude ist. Daher ist eine ausreichende Zeittoleranz erforderlich im Hinblick auf die Zeitverzögerung des Vergleichers, damit die einzelnen Flipflops des Sukzessiv-Näherungs-Registers in bestimmte Zustände gesetzt und anschließend die Ergebnisse des vom Vergleicher vorgenommenen Vergleichs erneut in diese Flipflops eingelesen werden. Bei unzureichender derartiger Zeittoleranz verschlechtert sich die Signal-Ouantisierrauschen-Kennlinie insbesondere für Signale kleiner Amplitude. Da jedoch die Zeit für einen Zyklus der A/D-Umsetzung begrenzt ist, ist es unmöglich, allen Vergleichen hinreichend Zeit zu geben. Aus diesem Grund wird erfindungsgemäß eine längere Zeit einer Periode zugeteilt, bei der die Wahrschexnlichkeit dafür, daß die Vergleiche von Kleinamplituden-Signalen mit höchster Frequenz durchgeführt werden, am höchsten ist, um einen genauen Spannungs-Vergleich zu sichern. Insbesondere wird den Vergleichen für das erste Bit (Vorzeichen-Bit) und das achte Bit eine Zeitdauer zugeordnet, die doppelt so lang ist wie die Zeit für den Vergleich in Bezug auf die anderen Bits.

Im folgenden seien der genaue Aufbau und der Betrieb der Logik 7 zur Erzeugung eines tatsächlichen PCM-Übertragungssignals aus dem durch die A/D-Umsetzung erhaltenen Signal beschrieben.

Die Logik 7 besteht aus einer Schaltung zur Einfügung von Signalen A und B und zur Unterdrückung des All-Null-Codes (gezeigt in Fig. 8 ) und einer Schaltung zum Senden des so verarbeiteten PCM-Codes von einem Ausgangsanschluß 909 mit richtiger Zeitsteuerung (gezeigt in Fig. 10).

Zunächst sei die Schaltung von Fig. 8 unter Bezuqnahrie auf Fig. 9 erläutert, die die entsprechenden Signale zeigt.

Die Schaltung von Fig. 8 dient zum Senden von Signalen wie Wähl-Impulsen, Überwachungs-Impulsen od. dgl. durch Einfügen eines Signals A am achten Bit des sechsten Rahmens sowie durch Einfügen

130011/0856

30339U

von "1" an der Stelle des siebten Bits jedes Rahmens für den All-Null-Code.

In Fig. 8 sind insbesondere abgebildet D-Flipflops 71, 72, 79 und 82 ähnlich oder gleich den D-Flipflops von Fig. 2, ein Antivalenz-(Exclusives-ODER)-Glied 73, NICHT-Glieder 74 und 87, UND-Glieder 75, 77, 81, 83 - 85, ODER-Glieder 78 und 88 sowie ein NOR-Glied 80. Das Signal A wird einer Signalleitung 701 zugeführt, das Signal B einer Signalleitung 702. Eine Signalleitung 703 wird mit einem A/B-Wähl-Signal gespeist. Für das A/B-Wähl-Signal wird ein Impuls verwendet, dessen Vorderflanke vor der Bestimmung des achten Bits in der A/D-Umsetzung des fünften Rahmens und dessen Hinterflanke vor der Bestimmung des achten Bits in der A/D-Umsetzung des elften Rahmens auftritt. Eine Signalleitung 904 wird mit einem Impuls zu einem Zeitpunkt gespeist, der etwas gegenüber der Vorder- oder Hinterflanke des der Signalleitung 703 zugeführten Impulses verzögert ist. Der der Signalleitung 904 zugeführte Impuls hat eine Vorderflanke für jeden Rahmen und dient zur Zeitsteuerung der Impulse für die Signalleitung 703. Andererseits wird das Ausgangs-Impulssignal 591, das vom Sukzessiv-Näherungs-Register 5 wie oben beschrieben erhalten worden ist, zeitlich durch den Grundtaktimpuls 801 für die A/D-Umsetzung durch das Flipflop 82 gesteuert, und es tritt auf der Signalleitung 711 auf. Da die Impulsfolge auf der Signalleitung 711 in einer Beziehung zum Impulssignal DG12 wie gemäß Fig. 9 steht, tritt am Ausgang des ODER-Glieds 78 der logische Pegel des Signals A auf, der vom UND-Glied 76 während eines Zeitintervalls von t.. „ - t*~ im fünften Rahmen abgeleitet worden ist, ferner der logische Pegel des Signals B vom UND-Glied 77 während eines Zeitintervalls von t..p - t₁₃ im elften Rahmen und das A/D-umgesetzte Sprachsignal, d.h., der logische Pegel des achten Bits auf der Signalleitung 711 während der Zeitintervalle t₁ _ - t.. _. im ersten bis vierten Rahmen, sechsten bis zehnten Rahmen bzw. zwölften Rahmen.

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Jedes dieser Ausgangssignale vom ODER-Glied 78 wird durch das Flipflop 79 für eine Zeit entsprechend einem einzelnen Rahmen mittels des Impulses 8 22 verriegelt (gespeichert) und dann an die Signalleitung 731 abgegeben.

Zwischenzeitlich treten auf der Ausgangsleitung 721 des ODER-Glieds 88 über die UND-Glieder 81 und 83 das erste Bit während eines Zeitintervalls von t, - t_ und das zweite bis sechste Bit während eines Zeitintervalls von t^ - t_in auf.

Die Entscheidung darüber, ob die Bits des zu sendenden PCM-Signals für jeden Rahmen sämtlich Null sind oder nicht, wird durch den logischen Pegel des Ausgangssignals vom NOR-Glied 80 zum Zeitpunkt t₁., angedeutet. Genauer gesagt, zum Zeitpunkt t. _ werden die logischen Pegel des ersten und des zweiten Bits des PCM-Codes auf den Ausgangsleitungen der Flipflops 51 - 57 im Sukzessiv-Näherungs-Register 5 gehalten, während der logische Pegel des achten Bits des gleichen PCM-Codes auf der Ausgangsleitung 731 des Flipflops 79 gehalten wird. Entsprechend wird, wenn alle diese Bits logische. "0" sind, das Augangssignal vom NOR-Glied 80 gleich logische "1", so daß das Signal auf der Ausgangsleitung 721 gleich logische "1" während eines Zeitintervalls t₁o - t_i4 ist. Im Gegensatz dazu, wenn irgendeines der vorgenannten Bits gleich logische "1" ist, wird dann der logische Pegel von 572 wie erzeugt der Ausgangsleitung 721 zugeführt. In diesem Fall wird der Ausgangspegel des Flipflops 79 als das achte Bit während eines Zeitintervalls t... - t.. _ abgegeben. Es sei darauf hingewiesen, daß die andere Signalleitung 704 des NOR-Glieds 80 vorgesehen ist, um wahlweise zu ermitteln, oB die All-Null-Code-Unterdrückung vorgenommen worden ist oder nicht. Genauer gesagt, wenn die Signalleitung 704 auf dem logischen Pegel "1" liegt, ist die Unterdrückung des All-Null-Codes nicht vorgenommen.

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Fig. 10 zeigt eine Logik, die mit richtiger Zeitsteuerung vom Ausgangsanschluß des Codierers das PCM-Signal sendet, das vorher der Signal-Verarbeitung und der All-Null-Code-Unterdrükkung in der oben beschriebenen Weise unterworfen worden ist. Fig. 11 zeigt den Betrieb der Schaltung von Fig. 10 im zeitlichen Verlauf.

In Fig. 10 sind insbesondere abgebildet ein D- od. dgl. Flipflop 90 sowie Schieberegister 91 und 92 mit serieller Ein- und Ausgabe (serial-in, serial-out) und mit Setz-Funktion. Die übrigen Verknüpfungsglieder sind dieselben wie in Fig. 8.

Aus dem Grundtaktsignal 801 für die A/D-Umsetzung, wobei das Impulssignal 849 den logischen Pegel "1" während eines Zeitintervalls t, - t_in besitzt und die Impulssignale DG13 und DG14 den logischen Pegel "1" während Zeitintervallen t₁_ - t.. bzw. t₁. - t _ besitzen, wird ein Einlese-Impulssignal 820 mit Impulsen entsprechend den einzelnen Bitstellungen einer PCM-Impuls-Folge 721 durch das NOR-Glied 93 erzeugt, wie in Fig. 11 abgebildet ist. Ferner werden Auslese-Impulse 9 20 am Ausgang des NOR-Glieds 94 erzeugt, und zwar ausgehend aus einem Impulssignal 90 2, das seinerseits vom Zeitsteuerimpuls für die PCM-übertragung abgeleitet worden ist, und einem Impulssignal 903, das aus dem Rahmensynchron- Impuls 901 durch die Logik 9 erzeugt worden ist. Andererseits werden an den Ausgängen Q und Q des Flipflops 90, das umgeschaltet worden ist, durch das Rahmensynchron-Signal 901, Impulse erhalten, die abwechselnd zwischen den logischen Pegeln "1" und "0" für jeden Rahmen sich ändern. Entsprechend kann eine Impulsfolge, in der der Einlese-Impuls 820 und der Auslese-Impuls 920 mit jedem anderen für jeden Rahmen sich abwechselt, auf den Ausgangssignalleitungen 921 und 9 22 der ODER-Glieder 99 bzw. 100 über die UND-Glieder 95 - 98 erhalten werden, die durch die Ausgänge Q und Q gesteuert sind.

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Zu diesem Zeitpunkt empfangen die Schieberegister 91 und 92 an den entsprechenden Dateneingangsleitungen 9 23 und 924 die PCM-Impuls-Folge, in der die logischen Pegel "1" und "0" sich miteinander für jeden Rahmen abwechseln, und zwar über die UND-Glieder 101 und 102, die durch das Ausgangssignal vom Flipflop 90 wie oben beschrieben gesteuert sind. Infolgedessen folgt auf das Einlesen der PCM-Impulsfolge für einen bestimmten Rahmen (z. B. für den Rahmen mit der Nummer η - 1) das Auslesen der PCM-Impulsfolge für den nächstfolgenden Rahmen (Rahmen mit der Nummer n) durch das Schieberegister 91. Andererseits wird in das Schieberegister 92 die PCM-Impulsfolge während des Rahmens η eingelesen und während des nächstfolgenden Rahmens n+1 ausgelesen. Auf diese Weise können die aus den Schieberegistern 91 und 92 ausgelesenen PCM-Signale durch das Ausgangs-NOR-Glied 110 hindurch synchron mit dem Rahmensynchron-Impulssignal 901 und dem Übertragungszeitsteuer-Impulssignal 902 ohne gegenseitige Störung gesendet werden. Das Ausgangssignal vom Ausgangs-NOR-Glied 110 wird in die Gate-Elektrode eines Ausgangs-Transistors 111 eingespeist, so daß das PCM-Impulssignal mit einer Amplitude entsprechend der Differenz zwischen der Spannung an der Source-Elektrode des Ausgangs-Transistors 111 und einer Source-Spannung V _D, angelegt über einen Lastwiderstand 112, vom Ausgangsanschluß 909 abgegeben wird.

Im Fall der Schaltung von Fig. 10 wird ein drittes Eingangs-Impulssignal 903 dem Ausgangs-NOR-Glied 110 zugeführt, um eine Steuerung im Hinblick auf eine Time-Sharing-Multiplex-PCM-übertragung nur mittels verdrahteter ODER-Funktion ("wired OR") durchzuführen.

Bisher wurden die Ausgangsanschlüsse der einzelnen Codierer durch offene Drains oder offene Kollektoren gebildet, die parallel untereinander in der Anzahl der Time-Sharing-Unterteilungen eines Übertragungskanals in mehrere Kanäle ("multiplexings") geschaltet und an ein einziges Widerstandselement in Form eines Lastwiderstands angeschlossen waren, um die verdrahtete ODER-Funktion zu reali-

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" ³⁰ " 30339H

sieren. In diesem Fall braucht nur ein einziger Widerstand außen angeschaltet zu werden, und zwar unabhängig von der Anzahl des Time-Sharing-Multiplexens. Jedoch muß der Widerstandswert des Widerstands in Abhängigkeit von der Anzahl des Time-Sharing-Multiplexens gewählt werden, um das Anstiegsverhalten des Impulssignals zu verbessern.

Im Gegensatz dazu enthalten erfindungsgemäß, wie aus Fig. 10 ersichtlich, die einzelnen Codierer entsprechende Lastwiderstände 112, die jeweils einen vorgegebenen Widerstandswert besitzen, was den Vorteil mit sich bringt, daß die Ausgänge der Codierer einfach parallel in derselben Anzahl wie des Time-Sharing-Multiplexens geschaltet werden können. Der Widerstandswert R des Lastwider stands 112 wird wie folgt bestimmt:

ρ - ^n<tr .

^R - 2,2 (nC₀ +C₁) ^(Ί)

mit tr = 2,2 τ (2)

η : Anzahl des Multiplexens (die Anzahl der parallelgeschalteten Ein-Kanal-Codierer) ,

C_n : Kapazitätswert des Ein-Kanal-Codierers, gemessen vom Ausgangsanschluß,

C. : Streukapazität, bedingt durch Multiplexen (parallele Verbindungen),

τ : Zeitkonstante, gegeben durch Kapazitäts-Widerstandswert,

tr : erforderliche Impuls-Anstiegszeit im Hinblick auf die Codierer-Kennlinie.

13001 1/0856

30339H

Da im allgemeinen gilt

η C₀ » C₁ , kann die obige Gleichung (1) vereinfacht werden zu:

R = tr/2,2 C₀,

d.h., der Widerstandswert R ist offensichtlich unabhängig von der Anzahl des Time-Sharing-Multiplexens (oder der Parallel-Verbindungen)

Falls die Anstiegszeit des PCM-Impulses aus irgendeinem Grund verkürzt werden sollte, kann dies leicht durch Verwendung eines außen angeschalteten Widerstands erreicht werden.

1300 11/08

-ZZ-

Leerseite

Claims (1)

1. BEETZ-LAMPRECHT-BEETZ Steinsdorfstr. 10 · D-8000 München 22 Telefon (089) 22 7201 - 22 7244 - 29 5910 Telex 5 22048 - Telegramm Allpatent München

   81-31.4OOP

   Patentanwälte

   Zugelassene Vertreter beim Europäischen Patentamt

   Dipl.-Ing. R.BEETZ sen. 3033914

   Dipl.-Ing. K. LAMPRECHT ~ "

   Dr.-Ing. R. BEETZ jr.

   Rechtsanwalt Dipl.-Phys. Dr. jur. U. HEIDRICH Dr.-Ing. W. TIMPE

   Dipl.-Ing. J. SIEGFRIED

   Priv.-Doz. Dipl.-Chem. Dr. rer. nat. W. SCHMITT-FUMIAN

   9. September 1980

   Patentansprüche

   1. Digital/Analog-Umsetzer, mit

   - einer Kondensator-Anordnung einschließlich acht Kondensatoren,

   - deren Kapazitätswerte in einem binär-gewichteten Verhältnis zueinander stehen und

   - die mit ihrem einen Ende an eine bestimmte Leitung angeschlossen sind, und

   - einer Widerstands-Kette,
   dadurch gekennzeichnet,

   130011/08S6

   - daß die Kondensator-Anordnung (2) aufweist:

   - außer den acht Kondensatoren (C_n -C-), die mit dem einen Ende an eine Ausgangsleitung (200) angeschlossen sind,

   - eine erste gemeinsame Leitung (201) eines ersten Potentials, die mit dem anderen Ende des ersten bis achten Kondensators (C_n - C₇) über zugehörige Schalter (Y ₁) einer ersten Schalter-Gruppe verbunden sind,

   - eine zweite gemeinsame Leitung (202) eines zweiten Potentials, die mit dem anderen Ende des ersten bis siebten Kondensators (C_n - C,) über zugehörige Schalter (Y „) einer zweiten

   υ b nz

   Schalter-Gruppe verbunden sind, und

   - eine dritte gemeinsame Leitung (203), die mit dem anderen Ende des ersten bis achten Kondensators (C_Q - C₇) über zugehörige Schalter (Y .,) einer dritten Schalter-Gruppe verbunden sind;

   - daß die Widerstands-Kette (3) aufweist:

   - ein Widerstands-Element zwischen der zweiten gemeinsamen Leitung (202) und dem ersten Potential,

   - sechzehn Anzapfungen zur Abnahme von Spannungen entsprechend

   (2n - D/33 (1 S η (ganzzahlig) ύ 16)

   der Spannung, angelegt am Widerstands-Element, und

   - eine vierte Schalter-Gruppe (X₁ - X₁,)zwischen der dritten gemeinsamen Leitung (203) und den Anzapfungen; und

   - daß eine Logik-Einheit vorgesehen ist,

   - um wahlweise den Schaltbetrieb der ersten bis vierten Schalter-Gruppe in Abhängigkeit von einem umzusetzenden Digital-Signal zu steuern und so eine Analog-Spannung entsprechend dem Digital-Signal von der Ausgangsleitung (200) zu erzeugen

   (Fig. 3, 4).

   13001 1/0856

   -3- 30339H

   2. Digital/Analog-Umsetzer nach Anspruch 1, dadurch gekennzeichnet,
   - daß die Logik-Einheit aufweist:

   - eine erste Logik (21) zum Steuern des Schaltbetriebs der Schalter (Y) der ersten bis dritten Schalter-Gruppe und

   - eine zweite Logik (31) zum Steuern des Schaltbetriebs der Schalter (X) der vierten Schälter-Gruppe,

   - wobei die erste Logik (21)

   - Signale zum Steuern der Schalter (Y) der ersten bis dritten Schalter-Gruppe in Abhängigkeit von Werten des zweiten bis achten Bits eines Acht-Bit-Digital-Signals erzeugt, in dem ein erstes Bit ein Vorzeichen-Bit ist, und

   - wobei die zweite Logik (31)

   - Signale (SX) zum Steuern der Schalter (X) der vierten Schalter-Gruppe in Abhängigkeit von Werten des fünften bis achten Bits des Digital-Signals erzeugt

   (Fig. 4).

   3. Digital/Analog-Umsetzer nach Anspruch 2, dadurch gekennzeichnet,
   - daß die zweite Logik (31)

   - das Schalter-Steuer-Signal (SX) derart erzeugt, daß,

   - wenn der dezimale Stellenwert (n), dargestellt durch das fünfte bis achte Bit des Digital-Signals, einer gegebenen Zahl von 1 bis 15 entspricht, einer der Schalter (X) der vierten Schalter-Gruppe in der η-ten Stellung eingeschaltet wird,

   - während der Schalter der vierten Gruppe in der η-ten Stellung mit η = 16 eingeschaltet wird, wenn das fünfte bis achte Bit sämtlich Null sind.

   13 0011/0856

   -A-

   4. Digital/Analog-Umsetzer nach Anspruch 3,
   dadurch gekennzeichnet/

   - daß die erste Logik (21)

   - die Schalter-Steuer-Signale (SY) derart erzeugt, daß,

   - wenn mindestens ein Bit des fünften bis achten Bits gleich logische "1" ist,

   - die Kondensatoren vom ersten Kondensator (C_n) bis zum Kondensator (C ), dessen Lage dem dezimalen Stellenwert (m), dargestellt durch das zweite bis vierte Bit, entspricht, mit der zweiten gemeinsamen Leitung (202) verbunden sind,

   - der (m+1)-te Kondensator (C) mit der dritten gemeinsamen Leitung (203) verbunden ist, und

   - der oder die übrigen Kondensatoren mit der ersten gemeinsamen Leitung (201) verbunden ist bzw. sind, und

   - wenn das fünfte bis achte Bit sämtlich gleich logische "0" sind,

   - der Kondensator an der Stelle entsprechend dem dezimalen Stellenwert (m), dargestellt durch das zweite bis vierte Bit, mit der dritten gemeinsamen Leitung (203) verbunden ist,

   - der erste bis (m-1)-te Kondensator (C) mit der zweiten gemeinsamen Leitung (202) verbunden ist, und

   - der bzw. die übrigen Kondensatoren mit der ersten gemeinsamen Leitung (201) verbunden sind

   (Fig. 4).

   5. PCM-Codierer, mit

   - einer Kondensator-Anordnung einschließlich acht Kondensatoren,

   - deren Kapazitätswerte in einem binär-gewichteten Verhältnis zueinander stehen und

   - die mit ihrem einen Ende an eine bestimmte Leitung angeschlossen sind, und

   - einer Widerstands-Kette,
   dadurch gekennzeichnet,

   13 0011/0856

   - daß ein Spannungsvergleicher (4) zum Vergleich einer Spannung an einem Eingangsanschluß mit. einem ersten Potential vorgesehen ist;

   - daß die Kondensator-Anordnung (2) aufweist:

   - außer den acht Kondensatoren (C„ - C₇) , die mit den einen Enden an eine Ausgangsleitung (200) angeschlossen sind,

   - eine erste gemeinsame Leitung (201) eines ersten Potentials, die mit dem anderen Ende des ersten bis achten Kondensators (C_n - C₇) über zugehörige Schalter (Y ..) einer ersteh Schalter-Gruppe verbunden sind,

   - eine zweite gemeinsame Leitung (202) eines zweiten Potentials, die mit dem anderen Ende des ersten bis siebten Kondensators (C„ - C,) über zugehörige Schalter (Y ») einer zweiten

   U D Ώ.Α

   Schalter-Gruppe verbunden sind, und

   - eine dritte gemeinsame Leitung (203) , die mit dem anderen Ende des ersten bis achten Kondensators (C„ - C₇) über zugehörige Schalter (Y_n3) einer dritten Schalter-Gruppe verbunden sind;"

   - daß die Widerstands-Kette (3) aufweist:

   - ein Widerstands-Element zwischen der zweiten gemeinsamen Leitung (202) und dem ersten Potential,

   - sechzehn Anzapfungen zur Abnahme von Spannungen entsprechend

   <2n - D/33 (1 s η (ganzzahlig) S 16) der Spannung, angelegt am Widerstands-Element, und

   - eine vierte Schalter-Gruppe (X₁ - X₁/-) zwischen der dritten gemeinsamen Leitung (203) und den Anzapfungen,

   - daß ein fünfter Schalter (Z,) vorgesehen ist

   - zum wahlweisen Anlegen einer Bezugsspannung positiven oder negativen Vorzeichens (von 601 bzw. 602) an die zweite gemeinsame Leitung (202);

   - daß ein Sukzessiv-Näherungs-Register (5) vorgesehen ist

   - zum aufeinanderfolgenden und wahlweisen Steuern der Schalter (Y, X) der ersten bis vierten Gruppe und des fünften Schalters (Z,) in Abhängigkeit vom Ausgangssignal des Spannungs-Vergleichers (4), um das Abtastproben-Signal in ein entsprechendes Digital-Signal am Ausgang umzusetzen; und

   - daß ein Impulsgenerator (8) vorgesehen ist

   - zum Erzeugen von Steuer-Impulsen für den Betrieb des Sukzessiv-Näherungs-Registers (5)

   (Fig, 3, 4).

   130Ö11/OS5G

   6. PCM-Codierer nach Anspruch 5,
   dadurch gekennzeichnet/
   - daß das Sukzessiv-Naherungs-Register (5) aufweist:

   - einen Speicher zum Speichern eines Digital-Codes, dessen Inhalt sukzessive durch das Ausgangssignal vom Spannungs-Vergleicher (4) geändert wird,

   - eine erste Logik (21) zum Steuern des Schaltbetriebs der Schalter (Y) der ersten bis dritten Schalter-Gruppe und

   - eine zweite Logik (31)/zum Steuern des Schaltbetriebs der Schalter (X) der vierten Gruppe

   (Fig. 4).

   7. PCM-Codierer nach Anspruch 6,
   dadurch gekennzeichnet,

   - daß der Speicher für den Digital-Code aufweist:

   - eine erste Einrichtung zum Steuern des fünften Schalters (Z_fi) in Abhängigkeit vom ersten Bit des Ausgangssignals vom Spannungs-Vergleicher (4) und

   - eine zweite Einrichtung, die durch ein Impulssignal vom Impulsgenerator (8) betätigbar ist und Digital-Werte des zweiten bis achten Bits speichert, die sukzessive in Abhängigkeit vom Ausgangssignal des Spannungs-Vergleichers (4) gespeichert werden,

   - wobei die erste Logik (21)

   - das Schalter-Steuer-Signal (SY) in Abhängigkeit von den Werten des zweiten bis achten Bits von der zweiten Einrichtung erzeugt, und

   - wobei die zweite Logik (31)

   - das Schalter-Steuer-Signal (SX) in Abhängigkeit von den Werten des fünften bis achten Bits erzeugt

   (Fig. 4).

   130011/0858

   8. PCM-Codierer nach Anspruch 7,
   dadurch gekennzeichnet,

   - daß die zweite Logik (31)

   - das Schalter-Steuer-Signal (SX) derart erzeugt, daß,

   - wenn der dezimale Stellenwert (n), dargestellt durch das fünfte bis achte Bit des Digital-Signals, einer gegebenen Zahl von 1 bis 15 entspricht, einer der Schalter (X) der vierten Schalter-Gruppe in der η-ten Stellung eingeschaltet wird,

   - während der Schalter der vierten Gruppe in der η-ten Stellung mit η = 16 eingeschaltet wird, wenn das fünfte bis achte Bit sämtlich Null sind.

   9. PCM-Codierer nach Anspruch 8,
   dadurch gekennzeichnet,

   - daß die erste Logik (21)

   - die Schalter-Steuer-Signale (SY) derart erzeugt, daß,

   - wenn mindestens ein Bit des fünften bis achten Bits gleich logische "1" ist.

   - die Kondensatoren vom ersten Kondensator (C„) bis zum Kondensator (C ), dessen Lage dem dezimalen Stellenwert (m), dargestellt durch das zweite bis vierte Bit, entspricht, mit der zweiten gemeinsamen Leitung (202) verbunden sind,

   - der (m+1)-te Kondensator (C) mit der dritten gemeinsamen Leitung (203) verbunden ist, und

   - der oder die übrigen,Kondensatoren mit der ersten gemeinsamen Leitung (201) verbunden ist bzw. sind, und

   - wenn das fünfte bis achte Bit sämtlich gleich logische "0" sind,

   - der Kondensator an der Stelle entsprechend dem dezimalen Stellenwert (m), dargestellt durch das zweite bis vierte Bit, mit der dritten gemeinsamen Leitung (203) verbunden ist,

   - der erste bis (m-1)-te Kondensator (C) mit der zweiten gemeinsamen Leitung (202) verbunden ist, und

   - der bzw. die übrigen Kondensatoren mit der ersten gemeinsamen Leitung (201) verbunden sind

   ^(Fig' ⁴⁾' 13 001 1/0856