DE2451983A1 - Digital-/analogwandler - Google Patents

Description

BLÜMBÄCH · WESER · BER3EN & KRAMER

PATENTANWÄLTE IN WIESBADEN UND MÜNCHEN D1PL.-ING. P. G. BLUMBACH · DIPL-PHYS. DR. W. WESER · DIPL-ING. DR. JUR. P. BERGEN DIPL-ING. R. KRAMER

«2 WIESBADEN · SONNENBERGER STRASSE 43 · TEL (04121) 562943, 541998 MÖNCHEN

WESTERN ELECTRIC COMPANY Candy, J. C.

Inco rporated

" New York, N. Y., USA

Digital- /Analogwandler

Die Erfindung betrifft einen Digital-/Analogv/andler mit einem auf eine erste Bitgruppe eines digitalen Multibitzeichens ansprechenden ersten Decoder und einem auf eine zweite Bitgruppe des digitalen Zeichens ansprechenden zweiten Decoder.

Bei Wandlern bzw. Konvertern, die ein Basisband-Analogsignal erzeugen, stellt die Eingangssignalinformation digitale, gleichmäßig verteilte Augenblickswerte von Amplitudenabtastproben dar. Der digitale Code kann eine Anzeige der Polarität des Signals aufweisen. Das Ausgangs signal eines solchen Wandlers wird über ein Tiefpaßfilter übertragen, dessen Grenzfrequenz nicht größer als die halbe Abtastfrequenz ist. Diese Wandler sind von den Wandlern zu unterscheiden, die ein diskretes analoges Ausgangs sign al erzeugen, bei dem z-.B. Information, die durch Fernübertragung ermittelt wird, von den Amplituden

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einer Folge von Impulsen, die kein Tiefpaßfilter durchlaufen, wiedergegeben wird.

Ein relativ einfacher Digital-/Analogwandler weist ein Digitalsignal-Pufferregister in irgend einer Form und ein Widerstandsnetzwerk zum gleichzeitigen Auskoppeln von Ausgangs Signalen verschiedener Registerstufen über einen gemeinsamen Schaltungspunkt zu einem Ausgangsanschluß. Die Genauigkeit des Ausgangs signals ist in hohem Maße von den Verhältnissen zwischen den Widerstandswerten der gewichteten Netzwerkwiderstände verschiedener Größe,- die im Widerstandsnetzwerk verwendet werden, abhängig. Es ist notwendig, sehr genaue Widerstandswerte einzustellen. Bei bekannten Wandlern wird eine Widerstandswert-Genauigkeit verlangt, die besser als 1% ist. Bei Digital-/Analogkonvertern ist es deshalb nicht ungewöhnlich, verschieden gewichtete Widerstände mit einer Widerstandswerttoleranz von plus oder minus 0,1% zu verwenden. Wenn, statt für jede Binärordnung einen Abzweig bzw. Abgriff mit einem gewichteten Widerstand vorzusehen, für jeden Ausgangssignalpegel ein Widerstandsabzweig bzw. -abgriff zur Verfügung stünde, dann wurden die Widerstandswerte der im Wandler verwendeten Widerstände einen größeren Toleranzspielraum haben. Allerdings würden für den Wandler

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auch ungeeignet viele Leitungen und Widerstände erforderlich sein, weil eine immer höhere Amplitudenpegelauflösung nötig wird.

Abgesehen von Fragen nach der Anzahl von Widerständen und nach Widerstandswerten, sind mit Digital-/Analogwandlern Überlegungen hinsichtlich des Wandlerrauschens verbunden. Wenn binär gewichtete Widerstandsabzweige bzw. -abgriffe verwendet werden, dann liegt ein signifikantes, ausgangsseitiges Analogsignalrauschen vor, das auf Übergangserscheinungen zurückzuführen ist, die durch die den Schaltungen zugeordneten variablen Reaktanzen entstehen. Das analoge Ausgangs signal kann große Signaidskontinuitäten aufweisen, die von keinem Tiefpaßfilter geglättet werden können, weil sie Frequenzkomponenten in dem gewünschten Basisbandspektrum enthalten. Eine Glättungsbehandlung erfordert also ein ziemliches kostenträc htiges Wiederabtasten des Analogsignals, bevor es gefiltert wird. Wenn jedem Ausgangspegel ein einzelner Widerstandsabzweig zugeordnet ist, dann ist das Übergangsschwingen geringer und kann für jeden Pegel gleich werden. Die auf solche Übergangserscheinungen bzw. Übergangs schwingungen zurückzufülirenden Signalverzerrungen sind stärker als die in binären Netzwerken tolerierbar. Es sind natürlich bereits Digital-/Analog-

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wandler vom Zählertyp bekannt. Doch können diese Wandler in erster Linie nur zum Ausrüsten von Meßgeräten verwendet werden, weil sie ihre Zählfunktion in der Regel nicht schnell genug ausführen können, um die großen Amplituderibereiche zu überdecken, die z. B, für die Sprachsignalübertragung erforderlich sind oder die hohen Informationsfrequenzen, die bei der Videosignalübertragung erforderlich sind.

.Die erfindungsgemäße Aufgabe besteht darin, diese Nachteile zu beheben.

Zur Lösung der Aufgabe geht die Erfindung von einem Digital-/ Analogwandler der eingangs genannten Art aus und ist dadurch gekennzeichnet, daß der erste Decoder eine auf die erste Bitgruppe ansprechende Schaltungsanordnung zum Erzeugen eines analogen Signals aufweist, daß der Digital-/Analogwandler eine auf das Ausgangssignal des zweiten Decoders ansprechende Schaltungsanordnung zum Erhöhen des analogen Signales um einen bestimmten Betrag aufweist und daß der zweite Decoder eine auf die zweite Bitgruppe ansprechende Schaltungsanordnung zum Steuern der Zeit aufweist, in der das analoge Signal durch die Schaltungsanordnung zum Erhöhai des Analogsignals entsprechend dem codierten Wert der zweiten Bitgruppe erhöht werden soll.

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Eine Weiterbildung der Erfindung ist dadurch gekennzeichnet, daß die Schaltungsanordnung zum Erhöhen des analogen Signals an den ersten Decoder angeschaltet ist derart, daß die ErK-hung des analogen Signals im wesentlichen gleich einem Quantisierungssehritt des ersten Decoders ist;

Erfindungsgemäß ist weiterhin-vorgesehen, daß die Schaltungsanordnung zum Erzeugen des Analogsignales auf eine erste vorbestimmte Anzahl von Bits des digitalen Signals anspricht, die diehöchststelligen Bits sind, und daß die Schaltungsanordnung zum Steuern der Zeit, während das analoge Signal erhöht wird, auf eine zweite vorbestimmte Zahl von Bits des . digitalen Signals anspricht, die die geringststelligen Bits des digitalen Zeichens sind.

Die zuvor angeführten Nachteile bzw. Schwierigkeiten von bzw. mit bekannten Wandlern werden bei einer erfindungsgemäßen Ausführungsform kleiner, bei der jedes Multihitzeichen eines digitalen Signals in mindestens 2 Bitgruppen unterteilt ist. Eine erste solche Bitgruppe wird in einem Widerstandsnetzwerk decodiert, um ein entsprechendes Analogsignal zu erhalten. Die zweite Bitgruppe wird dazu verwendet, eine Zeit innerhalb einer Digital-Abtastperiode festzulegen, in

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der dieses Analogsignal durch eine Amplitude ergänzt ( supplemented) werden soll, das dem Betrage eines Quantisierimgsintervalls der ersten Bitgruppe entspricht.

In einem Ausführungsbeispiel ist die erste Bitgruppe eine Gruppe der höchststelligen Bits und die zweite Gruppe eine Gruppe der geringststelligen Bits. Die letztere Gruppe wird während der Zeiehenzeit auf einen vollen Zählungsstatus hochgezählt und ein Signal, das bei erreichen einer vollen Zählung erzeugt wird, dazu verwendet, die höchststellige Bitgruppe höher zu zählen. Die Bitzahl und deshalb die Anzahl von Quantisierungspegeln, die der ersten Gruppe zugeordnet sind, ist relativ klein. Also reichen Widerstaadswerte relativ geringer Genauigkeit aus. Darüber hinaus ist es möglich, für jeden Ausgangssignalpegel einen Widerstandswertäbzweig bz;v. -abgriff vorzusehen und so die Toleranzanforderungen zu verbessern sowie Übergangserscheinungen zu vermindern. Diese Schaltung kann leicht aufgebaut werden, wenn man sich der Verfahren für integrierte Schaltungen bedient.

Die feinen Einzelheiten des Analogsignals werden durch Impulsbreitensteuerung herausgeholt. Das kann mit größerer Genauigkeit als bei der Spannungsamplitudensteuerung geschehen. Die

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Kosten für Digital-/Analogwandler werden erfindungsgemäß so weit herabgesetzt, daß es bedeutsam wird, solche Wandler im Zusammenhang mit kanalweise arbeitenden Decodern in Multikanal-Nachrichtenübertraguigssystemen einzusetzen.

Es ist ein relativ Meiner Zählbereich nötig, um einen verhältnismäßig hohen Auflösüngsgrad zu erreichen, so daß ein Wandler im Videosignalbetrieb ausreichend schnell arbeiten kann.

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Nachstehend wird die Erfindung in Verbindung mit den beigefügten Zeichnungen detailliert beschrieben. Die Zeichnungen zeigen:

Fig. 1 ein vereinfachtes Schaltbild eines erfindungsgemäßen Digital-/Analogkonverters,

Fig. 2 ein Zeiteinsteil- bzw. Steuerungsdiagramm, das es erleichtert, die Wirkungsweise des in der Fig. 1 dargestellten Konverters zu verstehen,

Fig. 3 ein Teilsehaltbild, das eine Modifikation des

in der Fig. 1 abgebildeten Konverters erläutert,

Fig. 4 ein Schaltbild der einen in Fig. 3 verwendeten Codewandlerform, und

F ig. 5 ein Teilschaltbild einer weiteren Modifikation des in der Fig. 1 dargestellten Konverters.

In dem in der Fig. 1 dargestellten Ausführungsbeispiel liefert Digitalsignalquelle 10 pulscodierte Zeichen. Das Format jedes Zeichens ergibt ein Format mit parallelen Bits, und es wird vorläufig angenommen, daß unipolare Analogsignale konventionell in linearen Binärcode dargestellt werden. Die von der

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Quelle 10 gelieferten Digitalzeichen weisen eine erste Frequenz auf, die hier als die Zeichen- oder Abtastfrequenz bezeichnet wird. Um passend beschreiben zu können, wird angenommen, daß jedes Zeichen acht binäre Ziffern oder Bits aufweist. Also kann jedes Zeichen beim Quantisieren irgendeinen von 256 verschiedenen Analogsignalpegeln wiedergeben.

Eine erste Bitgruppe jedes Zeichens sind die vier höchststelligen Bits, die über einen Signalweg 11 mit vier Leitungen zu den Eingangsanschlüssen jeweils entsprechender Stufen eines Pufferspeichers (buffer storage) übertragen werden, in dem die Information der Bitgruppe registriert wird. Im Falle des betrachteten Ausführungsbeispiels bildet ein Binärfehler 12 einen solchen Speicher und es werden die Bits unter der Steuerung eines Ladeimpulses aufgenommen, den eine Taktsignalquelle 14 über ein Koinzidenzgatter 16 und eine Leitung 13 an den Zähler 12 anlegt. Das höchststellige Bit dieser Bits tritt, (wie Fig. 1 zeigt) in die der untersten Stufe nächstfolgende Stufe des Zählers ein. Die anderen Bits treten hinter dem höchststelligen Bit in den ihrem jeweiligen Rang entsprechenden Positionen in entsprechende Zählerstufen .ein. Obwohl die Gruppe mit den höchststelligen Bit (MSB) im Falle des betrachteten Ausführungsbeispiels nur 4 Bits aufweist, besitzt

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der Zähler 12 aus einem Grunde, der anschließend noch sichtbar wird, eine besondere oder fünfte Stufe in der untersten, höchststelligen Position. Diese niedrigste Stufe hat einen geerdeten Eingang und wird deshalb zunächst von dem iber die Leitung 13 ankommenden Ladeimpuls auf null zurückgesetzt.

Ganz ähnlich legt die Digitalsignalquelle 10 eine zweite Gruppe von Bits jedes Zeichens über einen Weg 17 mit vielen Leitungen an einen Pufferspeicher an, der sie mit seinen verschiedenen Stufen erfaßt. Dieser Pufferspeicher ist in der Zeichnung schematisch als Zähler 18 dargestellt. Das Erfassen geschieht in derselben Zeit und auf denselben Impuls hin wie das bereits zuvor in Verbnu^Hig mit dem Zähler 12 beschrieben wurde. Die Taktquelle 14 wird von irgendeiner geeigneten Anordnung, die Schematisch als Synchronisierungsschaltung 19 wiedergegeben ist und diese beiden Quellen verbindet, mit der Digitalsignalquelle 10 synchronisiert. Die Zeit- bzw. Zeitpunlcteinstellung (teming) wird von den ankommenden Digitalsignalen wieder gewonnen, um die Taktquelle 14 zu synchronisieren. Bei der Zeichenfrequenz steht für die ankommenden Digitalsignale ein erstes synchronisiertes Takt-Ausgangssignal zur Verfügung, das in der Zeichnung als 2MHz Ausgangssignal wiedergegeben ist und an einem Eingang des Koinzidenzgatters

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. 11

16 anliegt. Ein zweites synchronisiertes Ausgangssignal der Quelle 14 ist in der Zeichnuig als 32 MHz Ausgangs signal wiedergegeben und wird dazu verwendet, das Gatter 16 zu betätigen und die Inhalte des Zählers 12 in ein Register 21 zu laden, worüber anschließend noch gesprochen wird. Außerdem wird das 32 MHz Ausgangssignal, wenn 2MHz-Taktimpuls daran hindert, über ein Koinzidenzgatter 24 übertragen, um die Zählung eines Zählers 18 zu erhöhen und ein weiteres Koinzidenzgatter 20 zu betätigen.

Die Zähler 12 und 18 und das Register 21 kennen von irgendeinem geeigneten Typ sein, der in der bereits zuvor beschriebenen Weise durch ein Eingangssignal mit parallel über Gatter zugeführten Bits geladen werden kann, damit irgendwelche früheren Inhalte des erfaßten Zählers oder Registers überschrieben werden. Wenn Zähler mit einer Logik verwendet werden, die während des Ladens verhindert, daß die Zählung erhöht wird, kann auf das Gatter 24 verzichtet werden. Die Zähler müssen auch bei Frequenzen zählen können, die für die hier beschriebenen Operationen geeignet sind, und natürlich ebenso nach derselben Codierungsvorschrift arbeiten können, die bei den pulscodierten Digitalzeichen angewendet wird, welche die Quelle 10 liefert. Z.B. muß die Frequenz

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des zweiten synchronisierten Ausgangsignales der Taktquelle 14, des in der Fig. 1 dargestellten 32 MHz-Ausgangssignales, genügend groß sein, damit der Zähler 18 vom Zustand "insgesamt Null" bis zur vollen Zählung zählt und die Anzahl Bit der Gruppe mit den niedrigststelligen Bits innerhalb einer Zeichenzeit des Signals von Quelle 10 überläuft. Das Register 21 muß auf Taktimpulse über die Leitung hin nicht nur ein Eingangssignal in Form parallel über Gatter zugeführter Bits aufnehmen, sondern auch dauernd Ausgangs signale in Form paralleler Bits an ein Widerstandsnetzwerk 23 abgeben.

Das Widerstandsnetzwerk 23 empfängt Zeichen in Form binär codierter Eingangs signale und erzeugt ein analoge?; Ausgangssignal. Es weist einen Spannungsteiler auf, der aus mehrfach in Reihe geschalteten Widerständen aufgebaut ist und dessen beide Enden an Erde liegen. Die Widerstände des Netzwerkes sind so ausgewählt, daß dem Netzwerkausgäng Analogsignalpegel zugeführt werden, die von der höchststelligen Bitgruppe der von Quelle 10 insgesamt abgegebenen Zeichen dargestellt werden können. Die Widerstände 26 und 27 an beiden Enden des Spannungsteilers haben den gleichen Widerstandswert. Dieser Widerstandswert ist doppelt so groß wie der Widerstandswert jedes der vier dazwischen angeordneten Widerstände 28, 29, 30

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und 31. Zum Beispiel haben die Widerstände 26 und 27 einen Widerstandswert von 1000 Ohm und die Widerstände 28 bis " 31 einen Widerstandswert von 500 Ohm. Fünf weitere Widerstände 32 bis 36 haben je einen Widerstandswert, der gleich dem jedes der beiden Widerstände 26 oder 27 ist» und sind zwischen dem Ausgang einer anderen Stufe des Registers 21 und einem anderen Anschluß eines der vier zwischenliegend angeordneten Widerstände 28 bis 31 des Spannungsteilers gekoppelt. Jeder Abzweig- bzw. Abgriffwiderstände 32 bis 36 muß an seine jeweilige Stufe angeschaltet v/erden, damit ein an irgendeine Stufe gelegtes binäres Eingangssignal eines vorbestimmten Typs für diese Stufe ein entsprechendes Ausgangssignal erzeugt, das für alle Stufen vom selben T^p ist. Weil für ein 8-Bit-Zeichen von der Quelle 10 nur relativ wenige Ströme in einer relativ kleinen Zahl von Widerständen fließen, werden in dem. betrachteten Netzwerk 23 Widerstände einer Widerstandswerttoleranzklasse von plus oder minus einem Prozent verwendet.

Das Ausgangs signal des Widerstandsnetzwerkes 23 wird über einen Anschluß 39 abgeleitet, an den auch der Abzweig- bzw. Abgriffswiderstand der höchststelligen Stufe des Registers 21 angeschaltet ist, und liegt an einem Tiefpaßfilter 40 an, dessen

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Grenzfrequenz nicht mehr als die halbe Abtastfrequenz für von der Quelle 10 gelieferte Signale ist. Das Filter 40 soll Amplitudeiistufen der Analogsignal-Wellenform glätten, die von dem digitalen Abtasten herrühren, das beim periodischen Laden des Registers 21 erfolgt.

Die Fig. 2 zeigt eine Spannungs-/Zeitdiagrammfamilie, die veranschaulicht, wie der in der Fig. 1 dargestellte und als Beispiel dienende Digital-/Analogkonverter arbeitet. Jeder 2 MHz-Taktimpuls überdeckt zeitlich einen.32 MIIz-Taktimpuls, und es wird bei Koinzidenz der Impulse das in der Fig. 1 abgebildete Gatter 16 betätigt und ein Ladeimpuls zu den Zählern 12 und 18 übertragen. Gleichzeitig mit jedem 32 MHz-Taktimpuls wird das Register 21 betätigt und tastet den Inhalt des Zählers 12 ab. Doch ist die neue Information an das Register 21 zur Betätigungszeit des Gatters 16 die Information aus der letzten Periode der vorausgegangenen Zeichenzeit. Weil das Laden bei Eintreffen der Vorderflanke eines Taktimpulses erfolgt, kann das Register 21 die alte Information abtasten, bevor die neuen Bits im Zähler 12 stabilisiert (stabilized) sind. Der nachfolgende 32 MHz-Impuls, d.h., der Puls Nr. 1 in F ig. 2, lädt die neue höchststellige Bitgruppe aus dem Zähler 12 in das Register 21. Diese Information

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wird im Widerstandsnetzwerk 23 sofort decodiert und erscheint als Ausgangssignal mit einer Spannungsamplitude BC am Eingang des Tiefpaßfilters 40.

Ferner wird die Zählung des Zählers 18 bei diesem 32 MHz-Taktimpuls Nummer 1 und bei jedem nachfolgenden Taktimpuls derselben Taktimpulss'erie erhöht. Bei Erreichen des vorbestimmten Zählstandes im Zähler 18, d.h., der "voll"-Bedingung (1111) beim betrachteten Ausführungsbeispiel, bereiten die kombinierten Ausgangssignale das Koinzidenzgatter 20 in dem Sinne vor, daß es durch den nächsten 32 Mhz-Impuls betätigt wird(der Zählstand steigt mit der Rückflanke eines Taktimpulses). Das Gatter 20 liefert also einen Ausgangsimpuls zum Erhöhen des analogen Ausgangssignals. in dem in der Fig. 1 dargestellten Ausführungsbeispiel wird diese Erhöhung erreicht, in dem man den Ausgangs impuls des Gatters 20 dazu verwendet, den Zählstand des Zählers

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12 zu erhöhen. Dieser Zähler ist, wie bereits zuvor erwähnt wurde, mit einer besonderen Stufe versehen, um die Mö glichkeit zu berücksichtigen, daß die von der Quelle 10 gelieferte höchststellige Bitgruppe anfänglich nur binäre EINSEN umfaßt. In diesem Fall setzt der Erhöhungsimpuls vom Gatter 20 den Zähler nicht zurück, wodurch verhindert wird, daß das dem

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Register 21 zugeführte Eingangssignal megrdeutig werden kann. Stattdessen wird der Zähler 12 auf den Zählstand 10000 vorgerückt.

Wie das symbolische Spannungsdiagramm für den in der Fig. dargestellten "Dateneingabezähler" 12 (data in Counter) zeigt, wird der Zählstand des Zählers 12 auf den mit der Nummer 9 bezifferten Impuls in der 32 MHz-Taktimpulsserie hin erhöhtv Dieses Diagramm wird symbolisch genannt, weil es anstelle echter Spannungen Zählstand-.bzw. Zählpegelbeispiele zeigt. Also war der Zählerinhalt der erläuterten Sequenz von Zählerinhalten vor dem mit Null bezifferten Anfangs impuls in der 32 MHz-Serie null, wurde der Zähler 12 während dieses Impulses auf irgendeinen positiven Wert geladen und war der Zählstand des bezeichneten Zählers während des mit 9 bezifferten Taktimpulses angestiegen.

Um die zuvor erwähnte Zählstanderhöhung beim Impuls Nummer 9 zu erreichen, muß der Anfangswert der geringststelligen Bitgruppe im Zähler 18 sieben gewesen sein, damit eine weitere Gruppe von neun Taktimpulsen den Zähler 18 zum Überfließen bringt. Sobald der zehnte 32 MHz-Taktimpuls aufgetreten ist, trifft der erhöhte Wert der Gruppe mit den

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höchststelligen Bits in das Register 21 eingetastet und dadurch bewirkt, daß das analoge Ausgangs signal bis zu einem Wert ansteigt, der gleich dem Quantisierungsintervall des Zählers 12 für die niedrigstelligsten Bits ist. Das angesprochene analoge Ausgangs signal wächst auf den in der Fig. 2 dargestellten Pegel DE.

Die Zeit, in der das analoge Ausgangssignal ergänzt bzw. vervollständigt wird (supplemented), wird vom Weit der niedrigstelligen Bitgruppe bestimmt," die zu Beginn der Zeichenzeit am Zähler 18 anliegt. Wenn das Tiefpaßfilter 40 dieses analoge Signal über eine volle Zeiehenzeit gemittelt hat, entspricht die sich ergebende mittlere Aüalogsignalamplitude dem gesamten Zeichenwert des digitalen Eingangssignales. Dieses Ergebnis wird mit maximal nur einem 4-Bit- Zählbereich im Zähler 18 und nur einem Widerstandsnetzwerk mit fünf Abgriffen erreicht und ein Auflösungsgrad erzielt, der einem digitalen Eingangssignal mit 8 Bit entspricht, d.h., einem digitalen Eingangssignal, das irgendeinen von 256 Analogsignalpegeln definiert. Außerdem sind für das Netzwerk 23 nur zwei verschiedene Widerstandswerte erforderlich.

Wer eine Schaltung entwirft, muß, was die Anzahl von Bits an-

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geht, die in die von den Zählern 12 und 18 verarbeiteten Gruppen eingebaut werden, einen persönlichen Kompromiß finden. Wenn in die Gruppe mit den niedrigststelligen Bits weniger Bits hereingezogen werden, können weniger Analogsignal-Grundpegel definiert werden, außerdem wird es leichter, das Netzwerk 23 verdrahtungs- und widerstandsmäßig herzurichten, allerdings fallen dann viele Bits in die Gruppe mit den geringststelligen Bits, so daß die Frequenz des 32 MHz-Taktimpulses in eine wesentlich höhere Frequenz geändert werden muß, damit über den vollen Bereich hinweg gezählt werden kann, der während einer Zeichenzeit von diesen geringststelligen Bits dargestellt wird.

Weil das in der Fig. 1 dargestellte Ausführungsbeispiel in Form von Operationen beschrieben wurden, die sich über die volle Zeichenzeit erstrecken, ist es in dieser Betriebsart ein kanalweises Arbeitender Decoder (per-channel decoder). Das heißt, daß ein Converter für jeden Informatiönssignalkanal vorgesehen werden muß. Diese Anordnung hat Vorzüge in Form geringeren Übersprechens zwischen den Kanälen. Doch wenn das Übersprechen kein schwerwiegendes Problem ist und sich für einen speziellen Anwendungsfall höhere Taktfrequenzen einrichten lassen, können die Mehrfachkanäle des

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in der Fig. 1 abgebildeten Konverters zeitteilig bzw. im Zeitmultiplex (teme shared) arbeiten. Im Zeitmultiplex zu arbeiten hat den Vorzug, daß die Konverteranlage billiger wird, weil weniger Konverter erforderlich sind. Außerdem ist es möglich, das Signal-/Rauschverhältnis am Ausgang des Filters 40 für irgendeinen vorgegebenen Kanal zu vermindern. Diese Verminderung würde dadurch entstehen, daß jede Zeiehenzeit bei demselben zweistufigen Analogsignal kurzer dauert. Also wird das aus solchen Stufen resultierende Rausehen in einen höheren Frequenzbereich gedrängt und kann vom Filter 40 leichter herausgefiltert werden.

Das in der Fig. 3 dargestellte Teilschaltbild zeigt eine modifizierte Anordnung zum Ankoppeln des Ausgangssignals des Zählers 12 an das decodierende Widerstandsnetzwerk zum Erzeugen des gewünschten Ausgangs-Analogsignals. lh der Fig. 3 wird für jeden Ausgangssignalpegel ein Widerstandsabgriff verwendet. Diese Anordnung ist etwas komplizierter als die in der Verbindung mit der Fig. 1 beschriebene, aber sie liefert ein analoges Ausgangs signal, das gegen Unscharfen bzw. Ungenauigkeiten sehr widerstandsfähig ist und bei Übergängen zwischen Analog ä gnalpegeln weniger überschwingt. Die in Fig. 3 verwendeten Bezugszeichen sind dieselben oder ähnlich

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wie die in der F ig. 1 entsprechende Schaltungselemente verwendeten.

Das vom Zähler 12 (Fig. 1) abgegebene 5~Bit- Aus gangs signal wird über einen Codewandler 41 (Fig. 3) an die jeweiligen Stufeneingänge des Registers 21 angelegt. Der Wandler 41 wandelt binärcodierte Eingangssignale in Ausgangssignale n-aus-m derart, daß eine eingangsseitige, binärcodierte Anzahl N in einen Ausgangscode überführt wird, bei dem die N obersten Ausgangsleitungen des Wandlers 41 (wie in der Fig. 3 dargestellt) leitendwerden und die übrigen Leitungen nichtleitend bleiben. Also aktiviert der Wandler seine N geringststelligen Signalausgänge. Wenn man annimmt, daß das binare Eingangssignal des V&ndlers 41 m diskrete Analogsignalpegel wiedergeben kann, dann gibt der 5- Biteingang des angeführten Ausführungsbeispieles siebzehn mögliche Pegel vor, wobei der Zähler 12 von der Quelle 10 4 Bit als höchßtstellige Bitgruppen empfängt und seine Zählung während einer Zeichenzeit um ehe weitere Stufe erhöht werden kann. Weil das Ausgangssignal "insgesamt Null" des Zählers 12 einfach anzeigt, daß das Register 21'kein Aus gangs signal an das Widerstandsnetzwerk 23'anlegt, kann dor Wandler 41 diesen Binär signalzustand ignotieren und nur 16 Ausgangs signale an das Register 21'

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abgeben. Nachfolgend soll in Verbindung mit der Fig. 4 ein schematisch dargestelltes Ausführungsbeispiel eines solchen Wandlers diskutiert werden, der fünf eingangsseitige binäre Bits in 16 Ausgangsbits umwandelt.

Das Register 21' ist vom selben Typ wie das bereits zuvor im Zusammenhang mit der Fig. 1 beschriebene Register 21, weist aber st att fünf (Fig. 1) 16 Stufen auf. Das Widerstandsnetzwerk 23' ist gegenüber dem in der Fig. 1 dargestellten Netzwerk abgeändert und umfaßt 16 Widerstände 44, die sämtlich denselben Widerstandswert, z. B. 10 kOhm haben, und zwischen den jeweiligen Stufenausgängen des Registers 21' sowie dem gemeinsamen Ausgangs an Schluß 39'' Hegen. Das Netzwerk 23' empfängt -n-aus-m codierte Eingangs zeichen und erzeugt ein analoges Ausgangssignal mit Amplituden, die sich über einen entsprechenden liniaren Bereich ändern können. In diesem Ausführungsbeispiel ist der zwischen dem Anschluß 39 und Erde liegende Belastungswiderstand 27'um etwa zwei Größenordnungen kleiner als jeder der Widerstände 44 xmd ihm also ein Widerstandswert von etwa 100 Ohm zugeordnet. Weil für ein von der Quelle 10 abgegebenes 8-Bitzeichen relativ wenige Ströme in einer relativ kleinen Zahl von Widerständen fließen, können die Widerstandswerte der im Netzwerk

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23'angeordneten Widerstände (für das in der Fig. 3 dargestellte Ausführungsbeispiel) in die Toleranzklasse von plus oder minus 10% gehören.

Bei dem in der Fig. 3 abgebildeten Ausführungsbeispiel wird' ein analoges Signal mit kleineren Signalstufenübergängen, gerigerem Überschwingen bei Signalübergängen, geringerem Rauschen und weiter bemessenen Widerstandstoleranzen erzeugt. Man erreicht das um den Preis einer größeren Anzahl von Widerständen und Leitungen im Widerstandsnetzwerk 23' und in Verbindung mit Register 21' .Doch sind nur zwei verschiedene Widerstandswerte erforderlich.

Die Fig. 4 ein schematisch dargestelltes Detail einer möglichen Ausführimgsform des Wandlers 41 in Fig. 3. Fünf Eingangsleitungen A, B, C, D und E koppeln Signale von Zähler 12 in den Wandler ein. Diese Signale liegen an einer Gruppe 42 logischer AND- oder Koinzidenzgatter an, deren Ausgangssignal dann wiederum einer Gruppe 43 logischer OR-Gatter zugeführt werden. Einige der an spezielle Eingangsleitungen des in der Fig. 4 abgebildeten Wandlers anstoßenden AND-Gatter weisen eingangsseitig lange Verbindungswege zu Eingangs leitungen auf, die in Bezug auf diese Gatter relativ weit fort liegen.

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In diesen Fällen sind die mit diesen entfernten Leitungen verbundenen Eingänge einfach durch ein eingekreistes Bezugszeichen gekennzeichnet, das einer solchen entfernt liegenden Leitung entspricht. Auch das unterste (in der Fig. 4 dargestellte) Gatter 45 der Gruppe 42 erhält über den Ausgang des obersten Gatters 54 derselben Gruppe ein Eingangssignal. Dieses Eingangssignal ist durch das eingekreiste dargestellte Bezugszeichen AB gekennzeichnet, das angibt, wie das Aus gangs signal dieses obersten Gatters beschaffen ist. Das angesprochene Ausgangssignal ist nämlich eine"logische EINS" und entsteht ' bei Koinzidenz der über die Wandlereingangsleitungen A und B zugeführten Signale "logisch EINS". Außerdem erhalten bestimmte OR-Gatter in der Gruppe 43 ihre Eingangs signale direkt von den W andlereingangsleitungen A bis E. Ganz ähnlich liefern die OR-Gatter 15 der jeweiligen Ausgangssignale des Wandlers 41 über ihre Ausgangsanschlüsse, und es ist der Eingang E direkt durch den Wandler durchgeschaltet, um den sechsze-hnten Ausgangsanschluß zu bilden.

Die Zwischen- bzw. Querverbindungen im Wandler 41 können praktisch zusammengefaßt werden. So löst jedes Wandlereingangssignal entweder direkt oder nur über ein OR-G äter ein Wandleriuisgangssignal aus, das einem Dezimalwert entspricht,

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der gleich einem 5-Bit Binärzeiclien ist, in welchem dieses Eingangssignal die einzige Ziffer "binär Eins" aufwies. Außerdem ist jeder Wandlereingang derart über Gatter der OR-Gattergruppe 43 angeschaltet, daß sämtliche Wandlerausgänge, die sich, (wie die Fig. 4 zeigt) oberhalb des entsprechenden Ausgangs befinden, der, wie gerade ausgeführt, betätigt wurde, aktiviert werden. Jeder Wandlereingang dient ferner zum Ansteuern von AND-Gattern in der Gruppe 42 und ist (Fig. 4) Wandlereingängen unterhalb des zuerst erwähnten Wandlereingangs zugeordnet. Die bezeichneten AND-Gatter sind an Eingänge von OR-Gatter angeschaltet, welch letztere die Signalpegel an den Wandlerausgängen in Dezimalwerten festlegen, die anderen 5-Bit-Binärsignalausdrücken entsprechen, einbegriffen eine logische Eins bei Arischalten eines derartigen, des zuerst erwähnten Eingangspunkt.

Man nehme z.B. an, daß nur der Eingang C aktiviert wird. Das dort anliegende Eingangssignal zeigt in binärenTermen den Dezimalwert 4 an. Folglich wird dieses Eingangssignal über die OR-Gattergruppe 43 zum Wandlerausgang 4 übertragen, und es ist der Eingang C ferner über eine Leitung 46 mit Eingängen der OR-Gatter 47, 48 bzw. 49 verbunden, welch letztere die Signalpegel an den Wandlerausgängen 1, 2 bzw. 3 bestimmen.

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Für den Fall schließlich, daß auch andere Wandlereingänge als der Eingang C von Binärzeichen aktiviert werden, die ebenfalls eine Eins am Eingang C erfordern, wird dasselbe Eingangssignal am bezeichneten Eingang C auch über die AND-Gatter 50, 51, 52 bzw. 53 übertragen, um evtl. die Wandlerausgänge 5, 6, 7 bzw. 12 bis 15 zu betätigen.

In der Fig, 5 ist eine weitere Ausführungsform abgebildet, mit deren Hilfe sich segmentierte pulscodemodulierte oder logarithmisch kompandierte Signale aus der digitalen in die analoge Signalform überführen lassen. Bei dieser Ausführungsform ist das höchststellige Bit des mit 8 Bit binärcodierten und von der Signalquelle 10 (Fig. 10) gelieferten Wortes das Vorzeichenbit (sign bit). Dieses Bit wird übertragen, um den Signalstatus eines 1-Bit-Registers 56 zu steuern. Die übrigen 3 Bit der höchststelligen Bitgruppe definieren verschiedene Amplitudensegmente von logarithmisch anwachsender Segmentgröße um den vollen Bereich von Analogsignalamplituden zu überdecken, die wiedergegeben werden sollen. Diese drei Bits liegen an Eingängen eines Zählers 12'an und werden bei dieser Ausführungsform zu den drei geringststelligen Stufen von vier Zählerstufen übertragen. Schließlich.definieren die vier Bits der geringststelligen Bitgruppe gleichgroße Ampli-

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tudenintervalle, die dazu dienen, den vollen Bereich jedes der zuvor erwähnten Amplitudensegmente zu unterteilen. Diese geringststelligen Bits werden zu dem in der F ig. 1 dargestellten Zähler 18 übertragen und in derselben Weise ausgewertet, wie dasin Verbindung mit der Fig. 1 beschrieben wurde, um ' den Zählstand des Zähler 12' einmal während jeder Zeichenzeit zu erhöhen.

Die vier Ausgangs signale des Binärzählers 12'werden an einen Wandler 41' angelegt, der vom selben Typ wie der in der Fig. 4 dargestellte ist, bei dem nun aber nur 4 Eingangs- und 8 Ausgangsanschlüsse vorgesehen sind. Also entspricht der Wandler 41' dem oberen Teil von Fig. 4 bis herunter zum Eingang D und zum Ausgang 8, vorausgesetzt, daß sämtliche Schaltungen unterhalb des letztgenannten Eingangs und Ausgangs entfernt sind. Das Register 21" weist acht Stufen auf und ist sonst dasselbe wie das Register in F ig. 1. Das Widerstandsnetzwerk 23" ist vom selben Typ wie das Netzwerk 23 in Fig. 1. Aber weil es n-aus-m condierte Eingangssignalzeichen erhält, bildet es ein analoges Ausgangssignal mit Amplituden, die sich über einen entsprechenden logarithmisch anwachsenden Bereich von Amp\itudensegm.enten ändern können. Das Netzwerk 23" weist zwei Gruppen von gleichen Abzweig- bzw. Abgriffswiderständen

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auf, über die Ausgangssignale des Registers 21" auf Abgriffe der in Serie geschalteten 100 Ohm-Widerstände 28 bis 31 übertragen werden können. Doch sind den Abgriffwiderständen in diesem Ausführungsbeispiel Widerstandswerte von 2 kOhm zugeordnet. Das Register 21" legt seine Ausgangssignale über eine erste Gruppe 57 logischer AND-Gatter jeweils an Abgriffswiderstände einer Gruppe im Netzwerk 23" an. Diese Registerausgangssignale liegen ferner über eine zweite Gruppe 58 von AND-Gattern an der anderen Gruppe von Abgriffswiderständen im Netzwerk 23" an. Jedes der Gatter der letztgenannten Gruppe ist über einen Signalinverter, z.B. die Inverter 59, 60 und 61, die in der Zeichnung speziell dargestellt sind, mit einem entsprechenden Abgriffswiderstand in der zweiten Gruppe der angesprochenen Abgriffswiderstände verbunden.

Die AND-Gatter der beiden Gruppen 57 und 58 werden ferner von Ausgangssignalen in Form komplementärer Signale des 1-Bit-Vorzeichen-Registers 56 betätigt. Also liegen die Ausgangssignale des Registers 21" für ein Vorzeichenbit einer Polarität direkt über die Gattergruppe 57 am Widerstandsnetzwerk 23" an. Aber es werden diese selben Ausgangssignale für ein Vorzeichenbit entgegengesetzter Polarität in Komplementform über die Gattergruppe 58 und den Inverter übertragen. Wenn

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mit anderen Worten das von einer vorgegebenen Stufe des Registers 21" herkommende Ausgangssignal dem Netzwerk 23" in Reaktion auf die eine Polarität des Vorzeichenbits eine Stromeinheit zuführt, dann führt dasselbe Registerausgangssignal dem Widerstandsnetzwerk 23" keinen Strom zu, wenn das Vorzeichenbit von umgekehrter Polarität ist. Folglich bildet ein bipolares, binärcodiertes Eingangssignal sämtliche entsprechenden Amplitudenstufen in einem unipolaren, analogen Axisgangssignalformat. In dem in Fig. 5 dargestellten Ausführungsbeispiel werden zwei Gruppen von Abgriffwiderständen dazu verwendet, zu verhindern, daß eine Wechselwirkung zwischen den Ausgangs Signalen von Invertern und AND-Gattern eintritt, die den selben Abgriff bedienen.

Obwohl der anmeldungsgemäße Gegenstand anhand spezieller Ausführungsformen bzw. Ausführungsbeispiele erläutert wurde, liegt es auf der Hand, daß Fachleute weitere Modifikationen und Ausführungsformen bzw. Ausführungsbeispiele entwerden können, ohne von Inhalt und Umfang des bisher ausgesagten abzuweichen.

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Claims (3)

BLUMBACH ■ WESER ■ BER3EN & KRAMER PATENTANWÄLTE IN WIESBADEN UND MÜNCHEN DlPUlNG. P. G. BLUMBACH · DIPL.-PHYS. DR. W. WESER · DIPL.-ING. DR. JUR. P. BERGEN DIPL-ING. R. KRAMER WIESBADEN · SONNENBERGER STRASSE 43 ■ TEL. (06121) 5629«, 561998 MÖNCHEN CJ3E

1. J Digital-/Analogwandler mit
einem auf eine erste Bitgruppe eines digitalen Multibitzeichens ansprechenden ersten Decoder, und

einem auf eine zweite Bitgruppe des digitalen Zeichens ansprechenden zweiten Decoder,
dadurch gekennzeichnet,

daß der erste Decoder eine auf die erste Bitgruppe ansprechende Schaltungsanordnung (11, 12, 21) zum Erzeugen eines analogen Signales aufweist,

daß der Digital-/Analogwandler eine auf das Analogsignal des zweiten Decoders (17, 18) ansprechende Schaltungsanordnung (20, 24) zum Erhöhen des analogen Signales um einen bestimmten Betrag aufweist und

daß der zweite Decoder eine auf die zweite Bitgruppe ansprechende Schaltungsanordnung (17, 18) zum Steuern der Zeit aufweist, in der das analoge Signal durch die Schaltungsanordnung (20, 24) zum Erhöhen des analogen Signals entsprechend dem codierten Wert der zweiten Bitgruppe erhöht werden soll.

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2. Digital-/Analogwandler nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltungsanordnung (20) zum Erhöhen des analogen Signals an den ersten Decoder (11, 12, 21) angeschaltet ist derart, daß die Erhöhung des analogen Signals im wesentlichen gleich einem Quantisierungsschritt des ersten Decoders (11, 12, 21) ist.

3. Digital-/Analogwandler nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schaltungsanordnung (11, 12, 21) zum Erzeugen des Analogsignales auf eine erste vorbestimmte Anzahl von Bits des digitalen Signals anspricht, die die höchststelligen Bits sind und

daß die Schaltungsanordnung (17, 18) zum Steuern der Zeit , während der das analoge Signal erhöht wird, auf eine zweite vorbestimmte Zahl von Bits des digitalen Signals anspricht, die die geringststelligen Bits des digitalen Zeichen sind.

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