DE3408550C2

DE3408550C2 -

Info

Publication number: DE3408550C2
Application number: DE3408550A
Authority: DE
Inventors: Tetsuya Yokohama Jp Iida; Fuminari Kawasaki Jp Tanaka
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-03-08
Filing date: 1984-03-08
Publication date: 1991-10-02
Also published as: US4618847A; DE3408550A1; JPS59163912A

Description

Die Erfindung betrifft einen C-R-Typ-D/A-Wandler nach dem Oberbegriff des Patentanspruches 1.

Für einen D/A-Wandler verwendete Schaltungen umfassen eine R-2R-Ketten- bzw. Leiterschaltung unter Verwendung eines Widerstandsnetzwertes, eine Segment(typ)schaltung mit einer Widerstandskette, eine C-Reihen(typ)schaltung mit einer Kondensatorreihe, eine C-C-(Typ-)Schaltung, durch Kopplung zweier Sätze von Kondensatorreihen ge bildet, eine durch Kombinieren der C-Reihenschaltung und der R-Segmentschaltung gebildete C-R-(Typ-)Schal tung usw.

Wenn die R-2R-Leiterschaltung durch Ionenimplantations- Widerstände gebildet ist, variiert der Widerstandswert aufgrund eines großen Back-Gate-Effekts, mit dem Ergeb nis, daß die Genauigkeit der D/A-Umwandlung beeinträch tigt ist. Die R-2R-Schaltung zeigt damit den Nachteil, daß die Zahl der umsetzbaren Bits auf höchstens etwa 7 Bits begrenzt ist. Wenn weiterhin die R-2R-Leiterschal tung unter Verwendung von Fremdatom- oder Störstoffdif fusions-Widerständen oder Polysilizium-Widerständen ausgebildet wird, ist der Widerstandswert klein. Eine hohe Umwand lungspräzision ist daher unmöglich zu erzielen, sofern nicht der Widerstandswert von durch digitale Eingangs daten gesteuerten Schaltelementen äußerst klein ein gestellt wird. Dies erweist sich jedoch als technisch schwierig. In diesem Fall kann also ebenfalls eine hohe Umwandlungsgenauigkeit oder -präzision nicht erzielt werden.

Bei der Segmentschaltung unter Verwendung einer oder mehrerer Widerstandsketten müssen die Widerstandselemente in einer Zahl entsprechend m=2ⁿ vorgesehen sein, wobei die Zahl der umzusetzenden Bits gleich n ist. Wenn daher eine größere Zahl von Bits einer Umwandlungs operation unterworfen werden soll, wird die von den Widerstandselementen auf einem Halbleiter-Chip eingenom mene Fläche sehr groß, wodurch eine hohe Integrations dichte unmöglich wird. Zudem erhöhen sich dadurch die Kosten für den Wandler.

Bei Verwendung der C-Reihenschaltung zur Bildung eines D/A-Wandlers kann die Umwandlungsgenauigkeit erhöht werden, weil der Kondensator weniger stark abhängig ist von der jeweiligen Spannung. Dabei kann aber der Mindest-Kapazi tätswert nicht kleiner sein als eine bestimmte Größe, und mit sich vergrößernder Zahl der behandelten Bits steigt der Kapazitätswert der oberen oder höheren, se quentiell stärker bewerteten oder gewichteten Bits ent sprechend an. Demzufolge vergrößert sich die von den Kondensatoren auf einem Halbleiter-Chip eingenommene Fläche unter Erhöhung der Kosten für den Wandler.

Eine für einen D/A-Wandler verwendete C-C-Schaltung besitzt den in Fig. 1 dargestellten Aufbau. In Fig. 1 hat ein Kondensator C0 eine Einheitskapazität C, und ein Kondensator Cc ist ein Koppelkondensator. Kondensa toren C1L, C2L, . . . ClL dienen zum Umsetzen der niedri geren Bits und Kondensatoren C1H, C2H, . . . CmH zum Umset zen der oberen oder höheren Bits. Die Kapazitätswerte der Kondensatoren C1L, C2L, . . . ClL für die niedrigeren Bits betragen C, 2C, . . . C^l-1 · C, während diejenigen der Kondensatoren C1H, C2H, . . . CmH jeweils C, 2C, . . . 2^m-1 · C betragen. An die Kondensatoren C1L - ClL für die niedrigeren Bits sind jeweils Schalter S1, S2 . . . Sl angeschlossen, die durch die niedrigeren Bits V1, V2, . . . Vl der digitalen Eingangsdaten angesteuert werden. Mit den Kondensatoren C1H - CmH für die höheren Bits sind jeweils Schalter Sl+1, Sl+2, . . . Sl+m verbunden, die durch die oberen oder höheren Bits Vl+1, Vl+2, . . . Vl+m einer digitalen Dateneinheit angesteuert werden. Die Schalter S1, S2, . . . Sl, Sl+1, Sl+2, . . . Sl+m werden nach Maßgabe des logischen Pegels ihrer jeweiligen Ein gangsbitdaten V1, V2, . . . Vl, Vl+1, Vl+2, . . . Vl+m ge steuert. Wenn insbesondere die Bitdateneinheit einen lo gischen Pegel "1" besitzt, werden die Schalter so ge steuert, daß eine Bezugsspannung Vref gewählt wird. Wenn die Bitdateneinheit den logischen Pegel "0" besitzt, werden die Schalter zum Wählen einer Massespannung GND gesteuert. Die Kondensatoren für niedrigere und höhere Bits sind somit entsprechend an die Bezugsspannung Vref oder an die Massespannung GND angeschlossen.

Wenn bei der beschriebenen Anordnung die Gesamtkapazität Ceff der Kondensatorreihe für die niedrigeren Bits, vom Koppelkondensator Cc aus gesehen, auf eine Größe gleich der Einheitskapazität C des Konden sators C0 eingestellt ist, läßt sich die Ausgangsspan nung Vout wie folgt ausdrücken:

Darin bedeuten: Vk=logischer Pegel "1" oder "0" und k=1, 2, . . . l+m.

Die durch Gleichung (1) ausgedrückte D/A-Umwandlungs kennlinie ist in Fig. 2 graphisch als lineare Kennlinie dargestellt.

Damit die Gesamtkapazität Ceff und die Einheitskapazi tät C, wenn eingestellt, egalisiert bzw. gleichgemacht werden können, muß der folgenden Bedingungsgleichung genügt werden:

Wie aus Gleichung (2) hervorgeht, macht es die Einstel lung der Gesamtkapazität Ceff und der Einheitskapazität C auf gleiche Werte oder Größen erforderlich, den Kapazi tätswert des Koppelkondensators Cc auf eine Größe einzu stellen, die sich durch Multiplikation der Einheitskapa zität C mit (2^l/2^l-1) ergibt. Dies bedeutet, daß der Kapazitätswert des Koppelkondensators Cc auf eine Größe entsprechend einem nicht-ganzzahligen Vielfachen der Einheitskapazität C der Kondensatorreihe eingestellt werden muß. Diese Einstellung eines solchen nicht-gerad zahligen Vielfachen erfordert jedoch vom Standpunkt der Fertigungstechnik eine wesentlich höhere Fertigungsge nauigkeit. Im tatsächlichen Fertigungsverfahren ist eine derart hohe Genauigkeit aber schwierig zu erreichen.

Bei der C-R-Schaltung sind gemäß Fig. 3 eine C-Reihenschaltung 11 und eine Segmentschaltung 12 aus einer Widerstandskette zu einem Wandler kombi niert. Dabei ist die aus Widerstandselementen R1, R2, . . . Rj, . . . RM-2, RM-1, RM bestehende Widerstandskette zwi schen Bezugsspannung Vref und Massespannung GND ge schaltet. Schalter S1, . . . Sj, . . . SM-2, SM-1 sind an der einen Seite gemeinsam an einen Ausgangsknotenpunkt einer Spannung Vstep angeschlossen und an der anderen Seite jeweils mit der einen Seite des betreffenden Wider standselements R1, R2, . . . RM-1 verbunden. Andererseits verbinden Schalter T1, T2, . . . TN jeweils die Enden ihrer jeweiligen Kondensatoren C1, C2, . . . CN, deren Kapazitätswerte binär gewichtet sind, so daß ihre Werte vom Kondensator C1 zum Kondensator CN hin sequentiell größer sind, mit der Bezugsspannung Vref, der Massespannung GND bzw. dem Ausgangsknotenpunkt für die Spannung Vstep, während deren andere Seiten an der Ausgangsspannungsklemme Vout zusammengeschaltet sind. Der Kapazitätswert Ci ist so eingestellt, daß Si=2^i-1 · C gilt, wobei bedeuten: i=1, 2, . . . l, . . . N und C= Einheitskapazität der Kondensatoren C1, . . . CN. Die Schalter S1, SM-1 und T1, . . . TN werden, wie in Fig. 4 gezeigt, entsprechend den digitalen Eingangsbitdaten gesteuert. In Fig. 4 stehen die auf der Abszisse für die Schalter S1 - SM-1 aufgetragenen Ziffern für die ge schlossenen Schalter. Dies bedeutet, daß die Schalter S1 - SM-1 nach Maßgabe der logischen Pegel ihrer ent sprechenden niedrigeren Bits der digitalen Eingangs daten gesteuert werden, derart, daß jeder Schalter selek tiv geschlossen wird. Die Schalter T1, T2, . . . TN werden andererseits so gesteuert, daß sie mit dem Anstieg der höheren Bits der digitalen Eingangsdaten in der Reihen folge der Bitlage sequentiell vom Schalter T1 zum Schal ter TN geschlossen werden. Weiterhin ist ein Schalter U1 zwischen eine Ausgangsklemme Vout der C-Reihenschal tung 11 und die Massespannung GND geschaltet. Der Schal ter U1 wird vor der D/A-Umwandlungsoperation kurzzeitig geschlossen.

Unter der Voraussetzung, daß der Schalter Sj der Schal terreihe S1 - SM-1 geschlossen ist und mit der Maßgabe, daß 1 ≦ j ≦ M-1 gilt, läßt sich die Spannung Vstep wie folgt ausdrücken:

Wenn angenommen wird, daß zu diesem Zeitpunkt die Schal ter T1 - Tl-1 mit der Bezugsspannung Vref verbunden sind, der Schalter Tl am Ausgangsknotenpunkt Vstep liegt und die Schalter Tl+1 - TN mit der Massespannung GND verbunden sind, so läßt sich die Ausgangsspannung Vout wie folgt ausdrücken:

Dabei entspricht der Kapazitätswert C1=2^i-1 · C, mit: C=Einheitskapazität der Kondensatorreihe C1, . . . CN, d. h. Kapazität des Kondensators C1, und i=1, 2, . . . l, . . . N. Dies bedeutet, daß die Kondensatoren C1 - CN sequentiell binär bewertet oder gewichtet sind. Die obige Gleichung (4) läßt sich daher umschrei ben zu:

Zudem gilt:

Daher gilt

Die durch obige Gleichung (7) ausgedrückte D/A-Umwand lungskennlinie besitzt gemäß Fig. 4 Nicht-Lineari tät.

Der Wandler mit einer solchen nicht-linearen Kennlinie gemäß Fig. 4 ist jedoch in seinem Anwendungsbereich auf z. B. einen PCM-Kodierer oder -Dekodierer einer Pulscodemodulations- bzw. PCM- Übertragungsendvorrichtung beschränkt. Wenn eine lineare Kennlinie gefordert wird, kann die C-R-Schaltung nach Fig. 3 nicht verwendet werden.

In JP-Abstract 57-1 24 933 ist ein Digital/Analog-Wand ler beschrieben, bei dem ein digitales Eingangssignal mit einer Ziffer einer höheren Ordnung an einem Ein gangsanschluß einer binär gewichteten ersten Konden satorfolge liegt, während ein digitales Eingangssignal einer Ziffer einer niedrigeren Ordnung einem Eingangs anschluß einer zweiten Kondensatorfolge zugeführt wird. Beide Kondensatorfolgen sind über einen Koppelkondensa tor gekoppelt, und ein Pufferverstärker ist mit der er sten Kondensatorfolge verbunden, um ein Ausgangssignal herauszugreifen. Das digitale Eingangssignal steuert einen Schalter und liefert einen entsprechenden Ana logwert. Bei den Kondensatorfolgen ist der Kapazitäts wert des Koppelkondensators am kleinsten. Dies wird durch die Kaskadenschaltung der ersten und zweiten Kon densatorfolge erreicht, die binär mit dem kleinsten Kondensator in den Kondensatorfolgen gewichtet sind. Dieser bekannte Digital/Analog-Wandler entspricht also im wesentlichen dem C-D/A-Wandler, der in der Fig. 1 gezeigt ist.

Auch die DE-OS 27 19 471 beschreibt einen ähnlichen C-Typ-D/A-Wandler.

Weiterhin ist in JP-Abstract 57-1 23 732 ein Digital/ Analog-Wandler beschrieben, bei dem erste Schalter, die Vorzeichenbits entsprechen, durch ein Steuersignal von einem Codeumsetzer eingestellt werden, während ein wei terer Schalter an Masse liegt, wenn frische Daten in ein Pufferregister von einem Eingangsanschluß für ein PCM-Signal eingegeben werden, während eine Synchroni sierung mit einem Synchronisiersignal vorgenommen wird. Sodann wird der weitere Schalter von Masse getrennt und die ersten Schalter werden alle durch das Steuer signal mit einer Leitung verbunden. Auf diese Weise wird eine Ausgangsspannung, die einen Absolutwert gleich einem analogen Spannungswert hat, an oberen Elektroden von Kondensatoren entwickelt. Eine Abtast- und Halteschaltung liefert eine analoge Ausgangsspan nung an einem Ausgangsanschluß. Ähnlich wie in der Schaltung von Fig. 3 muß bei diesem bekannten Digital/ Analog-Wandler der Schalter des C-D/A-Wandlers eines von drei Potentialen, nämlich Masse GND, Bezugspoten tial V_REF und Ausgangspotential V_STEP, des R-D/A-Wand lers auswählen.

Schließlich ist noch in der DE-AS 28 38 310 eine Schal tungsanordnung zur Umsetzung von Digital-Signalen mit einem R-2R-Kettennetzwerk beschrieben, bei dem sämtli che Widerstände durch die Quelle-Senke-Strecken von MOS-Transistoren gebildet sind und jeweils ein Kondensa tor zwischen einerseits Steuerelektrode und Ausgangs elektrode von zwei ersten MOS-Transistoren und Eingangs elektrode und Steuerelektrode von zwei zweiten MOS- Transistoren liegt.

Es ist Aufgabe der vorliegenden Erfindung, einen C-R- Typ-D/A-Wandler zu schaffen, der eine lineare D/A-Um wandlungskennlinie hat, kleine Abmessungen besitzt und zudem kostengünstig herzustellen ist.

Diese Aufgabe wird bei einem C-R-Typ-D/A-Wandler der eingangs genannten Art erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruches 1 enthaltenen Merkmalen gelöst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Patentansprüchen 2 bis 4.

Im folgenden sind bevorzugte Ausführungsformen der Er findung im Vergleich zum Stand der Technik anhand der Zeichnung näher erläutert. Es zeigt

Fig. 1 ein Schaltbild eines C-C-Typ-D/A-Wandlers,

Fig. 2 eine graphische Darstellung der D/A-Umwand lungskennlinie des D/A-Wandlers gemäß Fig. 1,

Fig. 3 ein Schaltbild eines bisherigen C-R-Typ-D/A- Wandlers,

Fig. 4 eine graphische Darstellung der D/A-Umwandlungs kennlinie des bisherigen D/A-Wandlers nach Fig. 3,

Fig. 5 ein Blockschaltbild des grundsätzlichen Aufbaus eines D/A-Wandlers gemäß der Erfindung,

Fig. 6 ein Schaltbild eines C-R-Typ-D/A-Wandlers gemäß einer Ausführungsform der Erfindung,

Fig. 7 und 8 detaillierte Schaltbilder zweier Arten von beim D/A-Wandler nach Fig. 6 verwendeter Schalter,

Fig. 9 eine graphische Darstellung der D/A-Umwandlungs kennlinie des D/A-Wandlers gemäß Fig. 6 und

Fig. 10 ein Schaltbild eines C-R-Typ-D/A-Wandlers ge mäß einer anderen Ausführungsform der Erfindung.

Die Fig. 1 bis 4 sind eingangs bereits erläutert worden.

Das Blockschaltbild von Fig. 5 veranschaulicht den grundsätzlichen Aufbau eines C-R-Typ-D/A-Wandlers gemäß der Erfindung.

Ein C-Reihentyp-D/A-Wandler 31 und ein R-Typ-D/A-Wand ler 32 wandeln die oberen oder höheren Bits sowie die unteren oder niedrigeren Bits digitaler Eingangsdaten auf Digital : Analog-Basis um. Der R-Typ-D/A-Wandler 32 ist ein Segment-Typ, basierend auf der Verwendung einer R-2R-Ketten- bzw. Leiterschaltung oder einer Widerstands kette. Die Ausgänge beider D/A-Wandler 31 und 32 sind über einen kapazitiven Koppler 33 zusammengeschaltet, welcher das Ausgangssignal des D/A-Wandlers 32 dem Aus gangssignal des D/A-Wandlers 31 überlagert. Von diesem C-Reihen-D/A-Wandler 31 wird die Ausgangsspannung Vout bei der Schaltung nach Fig. 5 abgenommen.

Im folgenden ist ein C-R-Typ-D/A-Wandler gemäß einer Ausführungsform der Erfindung anhand des Schaltbilds nach Fig. 6 erläutert. Im Schaltbild von Fig. 6 ist der R-Typ-D/A-Wandler 32 eine Segmentschaltung aus einer Widerstandskette. Eine Anzahl von in Reihe ge schalteten Widerstandselementen R1, R2, . . . Rj-1, . . . RM-1, RM (im folgenden als Widerstandskette bezeichnet) sind zwischen eine Bezugsspannung Vref als die eine Stromquellenspannung und eine Massespannung GND als die andere Stromquellenspannung geschaltet. Schalter S0, S1, . . . Sj, SM-1 sind der Widerstandskette R1 - RM so zugeordnet, daß jeweils die eine Seite dieser Schalter, entsprechend den Elementen der Widerstandskette, an der Massespannungsseite mit der einen Seite der Widerstands kettenelemente verbunden ist. Die anderen Seiten dieser Schalter sind zusammengeschaltet, und zwar unter Bil dung eines Ausgangsknotenpunktes für eine Spannung Vstep. Die Schalter S0 - SM-1 nehmen die Ausgangssignale in1- inM eines Dekodierers 42 ab, der die niedrigeren Bits IN1-INm (Binärcode) einer digitalen Eingangsdatenein heit dekodiert und dabei ein Signal zum Wählen eines be liebigen der Schalter S0 - SM-1 ausgibt. Beim C-Reihen typ-D/A-Wandler 31 sind mehrere Kondensatoren C1, C2, . . . CN-1, CN, die eine Kondensatorreihe bilden, je weils mit der einen Seite an einen gemeinsamen Verbin dungspunkt angeschlossen, der eine Ausgangsklemme der Wandleranordnung gemäß dieser Ausführungsform darstellt. Der Kondensatorreihe C1 - CN sind jeweils entsprechende Schalter T1, T2, . . . TN-1, TN zugeordnet. Die anderen Seiten der Elemente C1 - CN der Kondensatorreihe sind über die Schalter T1 - TN mit der Bezugsspannung Vref bzw. der Massespannung GND verbindbar. Diese Schalter nehmen die höheren Bits INm-1, INm-2, . . . INn-1, INn einer digitalen Eingangsdateneinheit ab und werden durch diese höheren Bits angesteuert. Jeder Schalter T1, T, . . . TN-1 oder TN ist mit der Bezugsspannung Vref, wenn sein jeweiliges Eingangs-Bit den logischen Pegel "1" besitzt, und mit der Massespannung GND verbunden, wenn das betreffende Eingangs-Bit den logischen Pegel "0" be sitzt. Es ist zu beachten, daß die Kondensatoren C1 - CN der Kondensatorreihe binär gewichtet sind (Ci=2^i-1 · C1), so daß ihre Kapazitätswerte Ci (1 ≦ i ≦ N) vom Kondensator C1 zum Kondensator CN se quentiell größer werden. Der Ausgang Vstep des Segment-D/A-Wandlers 32 und der Ausgang Vout des C-Reihentyp-D/A-Wandlers 31 sind über einen Koppel kondensator C0, welcher den kapazitiven Koppler 33 bil det, zusammengeschaltet. Der Kapazitätswert C des Koppelkondensators C0 ist ein Einheitskapazitätswert und daher auf eine Größe entsprechend dem Kapazitäts wert C desjenigen am geringsten gewichteten Kondensators C1 der Kondensatorreihe C1 - CN, der mit dem kleinsten Kapazitätswert angeordnet ist, gesetzt oder eingestellt.

Weiterhin ist ein Schalter U1 zwischen dem Ausgang Vout des C-Reihentyp-D/A-Wandlers 31 und der Massespannung GND angeordnet. Ein Schalter U2 befindet sich zwischen dem Ausgang Vstep des Segment-D/A-Wandlers 31 und der Massespannung GND. Diese Schalter U1 und U2 werden bei Durchführung der D/A-Umwandlungsoperation bei der dar gestellten Ausführungsform im voraus vorübergehend oder kurzzeitig geschlossen, um damit die Ausgänge Vout und Vstep vorübergehend mit der Massespannung GND zu verbin den.

Fig. 7 ist ein detailliertes Schaltbild eines beispiel haften Aufbaus jedes der Schalter S0 - SM-1, U1 oder U2 beim D/A-Wandler gemäß Fig. 6. Wie in Fig. 7 dargestellt, ist jeder Schalter S0 - SM-1, U1 oder U2 so aufgebaut, daß ein N-Kanal-Anreicherungs-MOS-Transistor 51 und ein P-Kanal-Anreicherungs-MOS-Transistor 52 parallelgeschaltet sind. An die Gate-Elektroden der MOS-Transistoren 51 und 52 werden komplementäre Signale angelegt, um da mit den Schalter zum Schließen und Öffnen zu steuern. Eine der Verzweigungen zwischen den Transistoren 51, 52 stellt den einen Kontakt, die andere Verzweigung den anderen Kontakt des Schalters dar. Fig. 8 ist ein detailliertes Schaltbild eines beispielhaften Aufbaus der einzelnen Schalter T1, . . . oder TN bei D/A-Wandler nach Fig. 6.

Gemäß Fig. 8 bildet jeder Schalter T1 - TN einen Komplementär-MOS- bzw. CMOS-Inverter aus einem N-Kanal- MOS-Transistor 61 des Anreicherungstyps und einem damit in Reihe geschalteten P-Kanal-MOS-Transistor 62 des An reicherungstyps. Die jeweiligen Drains der MOS-Transisto ren 61, 62 sind unter Bildung eines Inverterausgangs zusammengeschaltet. Zudem sind die Gate-Elektroden der Transistoren 61, 62 unter Bildung eines Invertereingangs zusammengeschaltet. Die höheren Bits einer digitalen Ein gangsdateneinheit werden am Verbindungspunkt zwischen den Gate-Elektroden der Transistoren 61, 62, als Inverter eingang, eingespeist. Der den Inverterausgang bildende Verbindungspunkt zwischen den Drains der Transistoren 61, 62 ist mit einem zugeordneten Kondensator der Kondensatoren C1 - CN der Kondensatorreihe verbunden.

Der D/A-Wandler gemäß Fig. 6 arbeitet wie folgt: Wie er wähnt, wird der Schalter Sj (0 ≦ j ≦ M-1) geschlossen, wenn das Ausgangssignal in_j+1 des Dekodierers 42 den lo gischen Pegel "0" besitzt. Der Schalter Tj (1 ≦ j ≦ N) wählt andererseits die Bezugsspannung Vref, wenn das höhere Bit-Eingangssignal INm-j einer digitalen Ein gangsdateneinheit den logischen Pegel "1" besitzt, und er wählt die Massespannung GND, wenn dieses Bit-Ein gangssignal den logischen Pegel "0" aufweist. Genauer gesagt: wenn das höhere Bit-Eingangssignal INm-j der digitalen Eingangsdateneinheit, in bezug auf den Schal ter Tj, den logischen Pegel "1" besitzt, wird ein ent sprechender Kondensator der Kondensatorreihe C1 - CN an die Bezugsspannung Vref angeschaltet. Wenn dieses Bit-Eingangssignal den logischen Pegel "0" besitzt, wird ein entsprechender Kondensator der Reihe C1 - CN an die Massespannung GND angeschaltet.

Vor Beginn der D/A-Umwandlungsoperation werden die Schalter U1 und U2 geschlossen. Gleichzeitig wird jedes Bit-Eingangssignal IN1 - INn der digitalen Eingangs dateneinheit auf den logischen Pegel "0" gesetzt, so daß die einzelnen Schalter T1 - TN die Massespannung GND wählen bzw. auf diese umschalten. Die im Koppel kondensator C0 und in den einzelnen Kondensatoren C1 - CN der Kondensatorreihe angesammelte elektrische Ladung wird somit entladen, mit dem Ergebnis, daß der Ausgang Vout ein Null-Potential führt. Anschließend werden die Schalter U1 und U2 geöffnet. In diesem Zustand werden die der D/A-Umwandlung zu unterwerfenden digitalen Ein gangsdaten der Wandlervorrichtung eingegeben, und die D/A-Umwandlung wird durchgeführt. Zu Beginn dieser Operation gilt entsprechend der Ladungserhaltungsregel die folgende Gleichung (8):

Da die Bit-Eingangssignale INi und INm+i den logischen Pegel "1" bzw. "0" besitzen, läßt sich die obige Formel (8) wie folgt transformieren bzw. umschreiben:

Wie erwähnt, gilt

Ci = 2^i-1 · C1 = 2^i-1 · C (10)

Wenn diese Beziehung in obige Formel (9) eingesetzt wird, ergibt sich die folgende Gleichung (11):

Wenn weiterhin

eingesetzt wird, er hält man die folgende Gleichung (12):

Wenn weiterhin die Beziehungen M+1=m und N+m=n in obige Gleichung (12) eingesetzt werden, erhält man die folgende Gleichung:

Eine graphische Darstellung der D/A-Umwandlungscharak teristik entsprechend obiger Gleichung (13) ergibt gemäß Fig. 9 eine lineare oder geradlinige Kennlinie. Die auf der Abszisse für die Schalter T1 - TN aufgetragenen An gaben zeigen, wie jeder der Schalter T1, . . . oder TN mit der Bezugsspannung Vref bzw. der Massespannung GND verbunden ist. Für die Schalter S1, . . . SM-1 ist auf der Abszisse das Symbol oder Bezugszeichen für den je weiligen geschlossenen Schalter aufgetragen. Weiterhin sind auf der Abszisse für die digitalen Eingangsdaten einheiten deren jeweilige logische Pegel "1" oder "0" angegeben. Wie sich aus der Kennlinie von Fig. 9 ergibt, zeigt die Ausgangsspannung Vout eine stufenweise Änderung in gleich großen Abständen innerhalb des Ausgangsspan nungsbereichs entsprechend der der Wandlerschaltung er teilten Einheitskapazität, wenn die einzelnen Schalter T1, . . . oder TN geschlossen sind, wobei diese stufenwei se Änderung jedesmal dann auftreten kann, wenn die Schalter S0, . . . oder SM-1 sequentiell schließen.

Wenn der C-R-Typ-D/A-Wandler gemäß dieser Ausführungsform als MOS-LSI-Schaltkreis ausgebildet wird, unterliegen die höheren Bits der digitalen Eingangsdaten der D/A-Um wandlung des C-Reihentyp-D/A-Wandlers 31 mit geringerer Abhängigkeit von der betreffenden Spannung. Infolgedes sen kann die D/A-Umwandlung mit höherer Genauigkeit als dann durchgeführt werden, wenn alle diese Bits mittels des R-Typ-D/A-Wandlers der D/A-Umwandlung unterworfen werden. Es ist nämlich eine D/A-Umwandlung von etwa 10 Bits möglich. Außerdem benötigt der C-Reihentyp-D/A- Wandler 31 die Kondensatoren C1 - CN nur in einer Zahl entsprechend den höheren Bits, d. h. dem oberen Teil, der digitalen Eingangsdaten. Auch wenn die jeweiligen Kapa zitäten der Kondensatorreihe C1 - CN durch binäre Be wertung oder Wichtung in ihren Werten sequentiell erhöht sind, kann aus diesem Grund die Kapazität des Kondensa tors, welcher dem höchstsignifikanten Bit entspricht, re duziert oder auf einen verringerten Wert gesetzt werden, indem für die Einheitskapazität C der Kondensatoren ein niedrigerer Wert vorgegeben wird. Dies bedeu tet, daß auf diese Weise die von den Kondensatoren C1 - CN auf einem Halbleiter-Chip eingenommene Fläche verklei nert werden kann. Andererseits braucht der Segment-D/A- Wandler 32 nur einen Teil, d. h. die niedrigeren Bits, der digitalen Eingangsdaten umzuwandeln, so daß die Zahl der Widerstandselemente auf einen kleinen Wert verringert werden kann. Dementsprechend kann die von den Widerstands elementen auf einem Chip eingenommene Fläche entsprechend kleiner sein. Der erfindungsgemäße C-R-Typ-D/A-Wandler gemäß dieser Ausführungsform kann mithin auf einem klei nen Chip ausgebildet werden, so daß sich die Fertigungs kosten entsprechend verringern. Zudem ist für das Auf- und Entladen eines Signalstroms bei der D/A-Umwand lungsoperation nur eine kurze Zeitspanne erforderlich. Weiterhin wird hierdurch eine D/A-Umwandlung mit hoher Geschwindigkeit ermöglicht.

Fig. 10 veranschaulicht einen C-R-Typ-D/A-Wandler ge mäß einer anderen Ausführungsform der Erfindung. Während bei der Ausführungsform nach Fig. 6 der Segment-D/A- Wandler als R-Typ-D/A-Wandler verwendet wird, wird bei dieser zweiten Ausführungsform ein R-2R-Leitertyp-D/A- Wandler eingesetzt. Abgesehen von diesem Unterschied entspricht die zweite Ausführungsform bezüglich ihres Aufbaus grundsätzlich der vorher beschriebenen Ausfüh rungsform; aus diesem Grund sind den vorher beschrie benen Teilen und Abschnitten entsprechende Teile usw. mit denselben Bezugsziffern wie vorher bezeichnet und daher nicht mehr im einzelnen erläutert. Der R-2R- Leitertyp-D/A-Wandler umfaßt eine Widerstandskette aus mehreren Widerständen R, . . . R, die in Reihe zwischen das Massepotential GND und den Schalter U2 geschaltet sind und die im wesentlichen gleiche Widerstandswerte besitzen können, an der einen Seite mit den Enden der Widerstände R der Kette an der Seite des Schalters U2 verbundene Widerstände 2R (Widerstandswert jeweils doppelt so groß wie der jedes Widerstands R) sowie Schalter S1, . . . Sm-2, Sm-1, Sm, die an die masseseiti gen Ende oder Seiten der Widerstände 2R angeschlossen und vom Widerstand 2R an der Massespannungsseite zum Widerstand 2R an der Seite des Schalters U2, den Wider ständen R2 zugeordnet, angeordnet sind. Der Schalter U2 ist zwischen die Widerstandskette und die Massespannung GND eingeschaltet. Das Ausgangssignal Vstep wird an der Widerstandskettenseite des Schalters U2 abgenommen. Zwi schen die Ausgänge Vstep und Vout ist ein als kapaziti ver Koppler 33 dienender Koppelkondensator C0 einge schaltet.

Bei der beschriebenen Anordnung werden die Schalter S1 - Sm jeweils nach Maßgabe der niedrigeren Bits IN1 - INm digitaler Eingangsdaten angesteuert. Die Schalter S1 - Sm wählen oder schalten die Bezugsspan nung Vref, wenn ihre jeweiligen Eingangsbits IN1 - INm den logischen Pegel "1" besitzen, und die Massespannung GND, wenn diese Bits IN1 - INm den logischen Pegel "0" zeigen. Als Schalter S1 - Sm können CMOS-Inverter der in Fig. 8 dargestellten Art verwendet werden. Wie bei der zuerst beschriebenen Ausführungsform, werden die höheren Bits INm+1, INm+2, . . . INn an die Schalter T1, T2, . . . TN angelegt. Mit dieser zweiten Ausführungsform werden entsprechende Wirkungen wie mit der Ausführungs form nach Fig. 6 erzielt.

Mit der Erfindung wird also ein C-R-Typ-D/A-Wandler ge schaffen, der eine lineare D/A-Umwandlungskennlinie hoher Genauigkeit gewährleistet, kompakt gebaut und kostenspa rend herzustellen ist und sich dennoch zur Ausbildung als MOS-LSI-Schaltkreis eignet.

Bei den beschriebenen Ausführungsformen wird eine lineare D/A-Umwandlungskennlinie durch binäre Bewertung oder Wichtung der Kapazitätswerte von Kondensatoren C1, C2, . . . CN des C-Reihentyp-D/A-Wandlers 31 erreicht. Durch entsprechende Änderung der Bewertungs- oder Wichtungs größe eines der Kondensatoren C1 - CN relativ zu einem anderen Kondensator kann jedoch auch eine nicht-lineare D/A-Umwandlungskennlinie einer gewünschten Form erhalten werden.

Aufgrund der Einstellung der Kapazität des kapazitiven Kopplers 33, wie beschrieben, auf eine Einheitskapazität ist weiterhin die Änderungsgröße jeder Schritt- oder Stufenbreite der Schaltungs-Ausgangsspannung Vout inner halb des Ausgangsspannungs-Änderungsbereichs entspre chend der Einheitskapazität des C-Reihentyp-D/A-Wandlers 31 jeweils gleich. Beispielsweise ist gemäß Fig. 6 die Potentialdifferenz zwischen der Ausgangsspannung Vout, die erhalten wird, wenn der Schalter T1 die Massespan nung GND wählt und der Schalter SM-1 geschlossen ist, und der Ausgangsspannung Vout, die erhalten wird, wenn die Schalter S0, S1, . . . SM-1 offen sind und der Schal ter T1 die Bezugsspannung Vref wählt, gleich der Ände rungsgröße in einer Schrittweite, die innerhalb des Aus gangsspannungs-Änderungsbereichs entsprechend einer Einheitskapazität auftritt. Die D/A-Umwandlungskenn linie wird somit in Intervallen gleich den Einschritt- Änderungsbreiten innerhalb des Ausgangsspannungs-Ände rungsbereichs entsprechend der Einheitskapazität C des C-Reihentyp-D/A-Wandlers 31 interpoliert. Diese Kenn linie kann jedoch dadurch nicht-linear gemacht werden, daß die Kapazität des kapazitiven Kopplers 33 nicht auf die Einheitskapazität C, sondern auf andere gewünschte bzw. beliebige Kapazitätswerte eingestellt und damit die vertikale Änderungsbreite entsprechend einem Schritt oder einer Stufe von derjenigen eines benachbarten Schritts verschieden gewählt wird.

Claims

1. C-R-Typ-D/A-Wandler zum Umsetzen eines eingespeisten digitalen Wortes mit einer vorbestimmten Anzahl von oberen und unteren Bits in einen Analogwert, mit:

- einem ersten Wandlerabschnitt aus einem C-Typ- D/A-Wandler (31) zum Umsetzen der oberen Bits in einen Analogwert als eine erste Ausgangsspannung, wobei der erste Wandlerabschnitt mehrere Konden satoren (C₁, C₂, . . ., C_N) mit binär sequentiell gewichteten Kapazitäten, eine erste und eine zweite Spannungsversorgung (V_REF, GND) und mehrere, den Kondensatoren (C₁, C₂, . . ., C_N) entsprechende erste Schalter (T₁, T₂, . . ., T_N) hat,
- einem zweiten Wandlerabschnitt aus einem R-Typ- D/A-Wandler (32) zum Umsetzen der unteren Bits in einen Analogwert als eine zweite Ausgangs spannung, wobei der zweite Wandlerabschnitt mehrere Widerstandseinrichtungen (R₁, R₂, . . ., R_M, R, 2R) und mehrere, den Widerstandseinrichtungen ent sprechende zweite Schalter (S₀, S₁, . . ., S_M-1; S₁, S₂, . . ., S_M) hat, die auf die unteren Bits des eingespeisten digitalen Wortes ansprechen, um als die zweite Ausgangsspannung eine sich zwischen der Spannung der ersten Spannungsver sorgung und der Spannung der zweiten Spannungs versorgung stufenweise ändernde Spannung (V_STEP) zu liefern,

dadurch gekennzeichnet, daß

- die ersten Schalter (T₁, T₂, . . ., T_N) auf die oberen Bits des eingespeisten digitalen Wortes ansprechen, um selektiv die Kondensatoren (C₁, C₂, . . ., C_N) mit der ersten Spannungsversorgung (V_REF) oder der zwei ten Spannungsversorgung (GND) zu verbinden, und
- ein kapazitiver Koppler (33) mit einem Kapazitäts wert gleich der Mindestkapazität der Kondensatoren (C₁, C₂, . . ., C_N) elektrisch die erste und die zwei te Ausgangsspannung verbindet, um eine analoge Ausgangsspannung mit einem Wert entsprechend der Summe der Analogwerte der ersten und der zweiten Ausgangsspannung zu erzeugen (Fig. 6, 10).

2. C-R-Typ-D/A-Wandler nach Anspruch 1, dadurch ge kennzeichnet, daß die Widerstandseinrichtungen in Reihe zwischen die erste Spannungsversorgung (V_REF) und die zweite Spannungsversorgung (GND) geschalte te Widerstände (R₁, R₂, . . ., R_M) aufweisen, und daß die zweiten Schalter (S₀, S₁, . . ., S_M-1) selektiv die Widerstände und die zweite Ausgangsspannung (V_STEP) verbinden (Fig. 6).

3. C-R-Typ-D/A-Wandler nach Anspruch 1, dadurch ge kennzeichnet, daß die Widerstandseinrichtungen (R, 2R) R-2R-Leiter-Widerstandskreise mit jeweils einem ersten Widerstand (R) mit dem Widerstands wert R und einem zweiten Widerstand (2R) mit dem Widerstandswert 2R umfassen, daß die ersten Wider stände in Reihe zwischen der zweiten Spannungsver sorgung (GND) und der zweiten Ausgangsspannung (V_STEP) liegen, und daß die zweiten Schalter (S₁, S₂, . . ., S_M) selektiv die zweiten Widerstände mit der ersten Spannungsversorgung (V_REF) und der zweiten Spannungsversorgung (GND) verbinden (Fig. 10).

4. C-R-Typ-D/A-Wandler nach Anspruch 1, gekenn zeichnet durch einen dritten Schalter (U₁) zwischen der ersten Ausgangsspannung und der zweiten Span nungsversorgung (GND) und einen vierten Schalter (U₂) zwischen der zweiten Ausgangsspannung (V_STEP) und der zweiten Spannungsversorgung (GND) (Fig. 6, 10).