DE2856955C2

DE2856955C2 - Verfahren und Vorrichtung zur Digital-Analog- und Analog-Digital-Umwandlung

Info

Publication number: DE2856955C2
Application number: DE2856955T
Authority: DE
Inventors: Robert Lawrence Boulder Col. Carbrey
Original assignee: Western Electric Co Inc
Current assignee: AT&T Corp
Priority date: 1977-08-02
Filing date: 1978-07-19
Publication date: 1986-01-09
Also published as: JPS6016135B2; SE417777B; US4291298A; WO1979000080A1; JPS5427763A; GB2036480A; BE869408A; IT7826377A0; IT1097561B; NL7808066A; ES472202A1; DE2856955T1; FR2399762B1; CA1134045A; FR2399762A1; GB2036480B

Description

bestimmten Paares. Außerdem wird die Genauigkeit bei den vorgenannten Puffern ohne Verwendung von Präzisionsbauteilen durch FET-Sourcefolger mit einem Konstantstromgenerator als Ruhelast im Source-Stromkreis erreicht, um eine Verstärkung von Eins ohne Offset zu erzielen, wobei gewisse Schwierigkeiten vermieden werden, die sich bei einem Rückkopplungsverstärker ergeben.

Ein viertes Ausführungsbeispiel der Erfindung dehnt die Speicherfunktion dahingehend aus, daß sie nicht nur Speichereinrichtungen für die obere und unter Grenzspannung, sondern auch eine Speichereinrichtung für die Versuchsspannung umfaßt Diese Maßnahme ist zwar bei dem dritten Ausführungsbeispiel eingeführt worden, wird aber zweckmäßig hier besonders betrachtet. Die Speicherstellen ändern sich jetzt entsprechend dem speziellen Codier- oder Decodiermuster. Die Neuverteilung der Ladung macht weiterhin nur zwei Präzisionsbauteile erforderlich, die jetzt Widerstände sind, welche für eine sofortige Mittelwertbildung und bestimmte weitere, sich daraus ergebende Vorteile sorgen.

Zusätzliche Vorteile der Erfindung bestehen darin, daß eine Analog-Digital- und eine Digital-Analogwandlung so durchgeführt werden, daß das höchststellige Bit (MSB) zuerst behandelt wird, und daß eine logarithmische und eine lineare Operation sowohl bei der Analog-Digital- als auch bei der Digital-Analogwandlung möglich sind.

Nachfolgend wird die Erfindung anhand eines Ausführungsbeispiels in Verbindung mit den Zeichnungen näher beschrieben. Es zeigt

F i g. 1 eine grafische Darstellung einer Iogarithmischen Kompandier-Kennlinie mit linearen Abschnitten;

F i g. 2 einen vergrößerten Abschnitt aus der Darstellung gemäß Fig. 1:

F i g. 3 als erstes Ausführungsbeispiel der Erfindung einen sogenannten Restleiter-Codec, bei dem bei jedem Schritt das restliche Eingrenzungsintervall halbiert wird;

F i g. 4 als zweites Ausführungsbeispiel der Erfindung einen Codec mit drei Puffern;

F i g. 5 als drittes Ausführungsbeispiel der Erfindung einen sogenannten Mehrfach-Spannungsteiler-Codec,

F i g. 6 ein Zeitdiagramm mit Kurvenformen, die den verschiedenen Codecs zugeordnet sind;

F i g. 7 als Beispiel eine Schaltungsanordnung zur Erzeugung eines Iogarithmischen Codesignals und Übertragung dieses Signals auf einen seriellen digitalen Ausgangsweg;

F i g. 8 eine speichernde Komparatorschaltung, wie sie in Verbindung mit dem Codec nach F i g. 5 benutzt wird,

F i g. 9 als viertes Ausführungsbeispiel der Erfindung einen sogenannten bistabilen Spannungstransfer-Codec. bei dem bistabile Schaltungen für einen Spannungstransfer sorgen.

Die Darstellung in F i g. 1 gibt die Zuordnung eines dreiziffrigen Iogarithmischen Codes zu Spannungswerten

entsprechend einer Iogarithmischen Kompandier-Kennlinie wieder, die insgesamt 16 Abschnitte oder Segmente besitzt (es sind nur die acht Abschnitte dargestellt, die den positiven Spannungswerten entsprechen). Es lassen sich zwar 16 Abschnitte unterscheiden, aber diese Kennlinie wird allgemein als Kennlinie mit 15 Abschnitten bezeichnet, da ein positiver und ein negativer Abschnitt »sich berühren« und den Anschein eines einzigen Elements vermittelt Bei einem Beispiel für eine Analog-Digitalwandlung wird einer Analogspannung mit positiver Polarität zwischen einer vorbestimmten Maximalspannung (V_mlx) und V_mix/2 ein dreiziffriger Code »ööö« zugeordnet. Wenn der Wert der Analogspannung zwischen V_m,_x/\6 und V_mji/32 liegt, entspricht dies dem geraden Abschnitt 123—124, dem der logarithmische Code 100 zugeordnet ist. Der Wert der analogen Spannung ist jedoch durch einen Abschnitt nicht ausreichend definiert, und eine größere Auflösung ist wünschenswert

F i g. 2 zeigt einen gedehnten Teil eines Abschnitts aus F i g. 1 und erläutert eine lineare Codierung zwischen den Punkten 123 und 124. Die Analogspannung wird in diesem Bereich linear in 16 gleiche Schritte entsprechend der nachfolgenden Erläuterung aufgeteilt. Man beachte jedoch mit Bezug auf Fig. 1, daß nicht alle Schritte bei den verschiedenen Iogarithmischen Abschnitten gleiche Größe haben. Die kleinsten Schritte treten im logarithmischen Abschnitt 120—121 auf, wo jeder Schritt eine Auflösung von 1 : 2¹² (1/4096 des Gesamtbereichs) hat Eine solche Genauigkeit ist außerordentlich erwünscht für Analog-Digital- oder Digital-Analogwandler und wird allgemein als 12-Bit-Aufösung bezeichnet.

Es werden 8 Binärziffern für die Bezeichnung von analogen Abtastwerten bei der Darstellung mit 15 Abschnitten benutzt. Diese Bits sind bezeichnet mit P ABC wxyz. »P« steht für das Polaritätsbit, das die Polarität des Abschnitts angibt Die Binärziffem »A, B und C« sind die drei Bits, die den Abschnitt bezeichnen. Es sind die drei Bits, die den Abschnitt bezeichnen. Es sind 8 Abschnitte für jede Polarität vorhanden. Die Binärziffem »tv, λ, y und z« geben denjenigen Teil oder Schritt von 16 gleichen Schritten an, die den Bereich des Abschnitts überspannen.

55 I. Restteiler-Codec

F i g. 3 zeigt einen reversiblen Analog-Digitalwandler, der logarithmische und lineare Operationen entsprechend dem Grundgedanken der Erfindung ausführen kann. Die Kombination einer Iogarithmischen und einer linearen Operation stellt eine Anordnung dar, die für eine Kompandierung in stückweise linearen Abschnitten

eo brauchbar ist Die Operation als Analog-Digitalwandler im Iogariihmischen und linearen Betrieb soll zuerst beschrieben werden.

Ein Logikbauteil 301 umfaßt einen Taktgeber 302, einen Zeitsteuerungsgenerator 303 und einen Prozessor 304. Der Taktgeber 302 ist ein Rechteck-Oszillator zum Treiben des Zeitsteuerungsgenerators 303, der zweckmäßig einen Binärzähler und Steuerlogik zur Erzeugung von Zeitsteuerung«- und Steuersignalen enthält Zur

Überwachung der Zeitsteuerung wird ein Signal mit zwei Phasen (gezeigt als Zeitsteuerungsphasen Φ\ und Φ7 in F i g. 6) benutzt Die eine Phase umfaßt positive Impulse, die aus den positiv gerichteten Flanken der Rechteckwelle am Ausgang des Taktgebers abgeleitet sind, und die andere Phase enthält positive Impulse, die aus den negativ gerichteten Flanken des Taktgeber-Ausgangssignals abgeleitet sind. Die den beiden Taktphasen ent-

sprechenden Impulse überlappen sich zeitlich nicht.

Der Zeitsteuerungsgenerator 303 erzeugt periodisch ein START-Steuersignal und bestimmt die analoge Abtastfrequenz (typisch 8000 Abtastungen/s). Das START-Signal (gezeigt als Zeitsteuerungswelle START in F i g. 6) ist ein positiver Impuls, der dann auftritt, wenn der Binärzähler einen vorbestimmten Zählwert erreicht. Die logarithmische Codierung beginnt mit dem START-Impuls und setzt sich fort für maximal 7 ^-Impulse.

Der Prozessor 304 enthält außerdem logische Kombinationsschaltungen, die auf Signale des Zeitsteuerungsgenerators 303 auf den Leitungen 348, den Zustand des Komparators 322 auf der Leitung 341 und den Zustand einf, digitalen Eingangssignals auf der Leitung 340 bei einer Digital-Analogwandlung anspricht und die Leitungen 339'—361' erregt, derart, daß die Schalter 350—361 kurzzeitig betätigt werden und ein digitales Ausgangssignal auf der Leitung 342 bei der Analog-Digital-Wandlung geliefert wird. Die Schalter sind in den F i g. 3 und 4 als einfache Kontakte und in den F i g. 5 und 9 als Paare von Feldeffekttransitoren dargestellt. Die nachfolgende Eingangs-Ausgangstabelle beschreibt den Schaltersteuerabschnitt des Prozessors 304 für die Analog-Digitalwandlung bei logarithmischem und linearen Betrieb.

Gemäß Tabelle I beginnt die logarithmische Codierung mit dem START-Signal und dem 0-Zeitsteuerungsimpuls. Der Schalter 353 schließt zur Abtastung des analogen Eingangssignals Vs(das als positiv und kleiner als die obere Grenzspannung V_max angenommen wird). Die Abtastspeicherschaltung 305 weist einen Kondensator 334 zum kurzzeitigen Festhalten des analogen Spannungsabtastwertes, einen Transistor 325 mit hoher Eingangsimpedanz (hier als Feldeffekttransistor gezeigt) und einen Widerstand 337 auf, die einen üblichen Source-Folger mit der Leitung 345 als Ausgang bilden. Zwei weitere Source-Folger werden zu diesem Zeitpunkt ebenfalls betätigt. Die Spannung V_mJX wird über einen Schalter 350 an einen Kondensator 332 angelegt und dann über einen Source-Folger mit einem Transistor 323 und einem Widerstand 325 ausgewertet. Ein Schalter 351 legt die Spannung V_mm (praktisch Erdpotential) an den Kondensator 333 zur Auswertung über einen Source-Folger mit einem Transistor 324 und einem Widerstand 336 an. Auf diese Weise werden zu Anfang eine obere Grenzspannung (Vm) auf der Leitung 347 und eine untere Grenzspannung (Vlo) auf der Leitung 346 erzeugt. Die Schalter 350,351 und 353 werden dann geöffnet.

Während des START-Signals bei Φ\ logisch 1 schließt der Schalter 354 zur Übertragung der Spannung Vhi an den Kondensator 331 und der Schalter 355 zur Übertragung der Spannung Vlo an den Kondensator 330.

Die Schalter 354, 355 öffnen dann. Die Kondensatoren 330, 331 sind Präzisionskondensatoren und haben gleichen Wert. Sie werden häufig als Neuverteilungs-, Mittelwertbildungs- oder Teilerkondensatoren bezeichnet. Bei allen nachfolgenden tfVZeitsteuerungsimpulsen wird die in den Kondensatoren gespeicherte Ladung dur h kurzes Schließen des Schalters 352 neu verteilt. Dies führt zu einer Versuchsspannung (Vt) in Form einer Mittelwertspannung, da die Ladung zwischen den gleichen Kondensatoren aufgeteilt wird. Die Spannung VV erscheint am Eingang 343 des Komparators 322 und die Spannung V* (Vs oder Vhi oder Vlo) erscheint am Eingang 344 des Komparators 322. Die Ausgangsleitung 341 des Komparators ist auf logisch 1, wenn Vt > Vx und im anderen Fall auf logisch 0. Der Prozessor 304 weist einen während jedes 02-Impulses auf den neuesten Stand gebrachten 1-Bit-Speicher für den Zustand des Komparators 322 auf. Dieses Signal wird als »vorheriger Komparatorzustand« bezeichnet. Während des Φ\ -Impulses werden, wenn der »vorherige Komparatorzustand« logisch 1 ist, und dadurch angegeben wird, daß die Versuchsspannung größer als die Abtastspannung war, die Schalter 355, 357 kurzzeitig geschlossen, um gleichzeitig die Spannung des Kondensators 330 von VV auf Vlo herabzusetzen und einen Vergleich zwischen VV und Vhi mit dem Zweck durchzuführen, die Spannung Vm auf der Wert Vr herabzusetzen. Der Ausgang des Komparators 322 spricht auf diese Anschaltung sofort an und wird logisch 0. Gemäß Tabelle I wird die Leitung 360' erregt und dadurch der Schalter 360 geschlossen, der einen Konstantstromgenerator 320 an den Kondensator 332 anlegt, um die Spannung Vhi auf VV zu erniedrigen. Die Endspannung des Kondensators 332 bewirkt, daß die Source-Spannung des FET323 gleich VVwird. Der Schalter 360 wird dann aufgrund der Änderung des Komparatorzustandes geöffnet.

Tabelle I A/D Wandlung

Zeitsteiierungsgenerator START Φ, Φ₇

Komparator- Vorheriger zustand

Komparatorzustand Vt > Vx-I (gemessen für 0=1) Vy < V* = 0

Schalterleitungszustände 350' 351' 352'

353'

354'

355'

357'

358'

359'

360'

(Logarithmische Operation)

1	σι	O	0	0	1	—	—	1	1	—	1	0	0	0	0	1	0	0	0	K) OO
1	O	1	1	0	—	-	0	0	0	0	1	1	0	0	0	0	0	0	cn
O	O	0	1	1	—	—	0	0	1	0	0	0	0	0	1	0	0	0
O	1	1	0	1	0	0	0	0	0	0	1	0	1	0	0	1	0	(O
	1																cn cn
1		0	1	1	0	0	0	0	0	1	0	1	0	0	0	0
1	0	0	1	0	0	0	0	0	0	1	0	0	1	0	1
1	0	0	0	0	0	0	0	0	0	1	0	0	1	0	0
(Lineare Operation]
0	1	—	-	0	0	1	0	0	0	0	0	1	0	0	0
0	0	1	0	0	0	0	0	0	1	0	1	0	0	1	0
0	0	1	1	0	0	0	0	0	1	0	1	0	0	0	0
0	0	0	1	0	0	0	0	0	0	1	0	0	1	0	1
0	0	0	0	0	0	0	0	0	0	1	0	0	1	0	0

Der Zeitsteuerungsgenerator 303 spricht auf den achten ^-Impuls nach dem Ende des START-Signals oder den ersten sft-Impuls nachdem dai Signal »vorheriger Komparatorzustand« auf der Eingangsleitung 349 logisch 0 geworden ist, an und ändert den Zustand eines Betätigungs-Steuersignal von logisch 0 auf logisch 1. Fig. 7 zeigt einen Teil des Prozessors 304, der ein digitales Ausgangssignal abgibt. Während der logarithmischen Codierung zählen die Binärzellen 701,702,703 die Anzahl von ^VZeitsteuerungsimpulsen nach dem START-Signal. Die positiv gerichtete Flanke des Betätigungs-Signal leitet die Übertragung des Zustandes der Binärzellen in ein Schieberegister 704 ein. Der Zustand logisch 1 des Betätigungs-Signals führt Φ\ -Impulse und den Ausgangszustand des !Comparators (der auf der Leitung 341 in F i g. 3 zur Verfügung steht) in das Schieberegister 704. Mit dem logarithmischen Codesignal wird demgemäß eine Parallel-Serienumwandlung durchgeführt. Außerdem treten die Komparatorzustände (lineares Codesignal) in das Schieberegister ein und folgen dem logarithmischen Codesignal in der Reihenfolge der Übertragung. Das Betätigungs-Signal bleibt im Zustand logisch 1, bis das lineare Codesignal aufgehört hat.

Während des ersten ^-Impulses nach dem Übergang des Betätigungs-Steuersignals von 0 auf 1 werden die Schalter 356, 359 kurz geschlossen, um gleichzeitig die Spannung des Kondensators 330 von Vj auf Vm zu erhöhen und einen Vergleich zwischen VV und Vlo zur Erhöhung von Vlo auf den Wert von Vj durchzuführen. Der Ausgang des !Comparators 322 spricht sofort auf diese Anschaltung an und wird logisch 1. Gemäß Tabelle I wird die Leitung 361' erregt, so daß der Schalter 361 schließt und den Konstantstromgenerator 321 an den Kondensator 333 anschaltet, um die Spannung Vlo auf Vjzu erhöhen. Die Endspannung des Kondensators 333 bewirkt dann, daß die Source-Spannung des FET 324 gleich Vtwird. Der Schalter 361 öffnet dnnn aufgrund der Änderung des augenblicklichen Komparatorzustandes.

Der loga-ithmische Abschnitt in F i g. 1, der den Wert der analogen Spannungsabtastung mit Bezug auf einen bestimmten Abschnitt definiert, ist ermittelt worden. Die obere und untere Grenzspannung dieses Abschnitts stehen auf den Leitungen 347 und 346 in Fig.3 zur Verfugung, und die lineare Codierung beginnt. Der tfVZeitsteuerungsimpuls bewirkt, daß der Schalter 352 kurzzeitig schließt und dadurch einen Mittelwert der oberen und unteren Grenzspannung erzeugt. Der Schalter 358 wird ebenfalls kurzzeitig geschlossen, um die analoge Abtastspannung V₅zum Vergleich mit der Versuchsspannung VVan den Komparator 322 anzulegen.

Wenn Vj > Vs ist, so wird die obere Grenzspannung auf den Wert VV durch kurzzeitiges Schließen der Schalter 357 und 360 erniedrigt. Der Konstantstromgenerator 320 erniedrigt dann die obere Grenzspannung unter Steuerung des Komparators 322, bis sie gleich Vr ist. Gleichzeitig wird der Schalter 355 geschlossen, um die Spannung des Kondensators 330 von der augenblicklichen Spannung W auf die frühere untere Grenzspannung zu erniedrigen.

Wenn Vm auf den Wert von Vj erniedrigt worden ist, ändert sich der Zustand des Komparators 322, und der Schalter 360 öffnet.

Wenn VV«— Vs ist, so wird die untere Grenzspannung auf den Wert von Vj durch kurzzeitiges Schließen der Schalter 359 und 361 erhöht. Der Konstantstromgenerator 321 erhöht unter Steuerung des Komparators 322 die untere Grenzspannung, bis sie gleich Vr ist. Gleichzeitig wird der Schalter 356 geschlossen, um die Spannung des Kondensators 330 vom augenblicklichen Wert V_T auf den früheren oberen Grenzwert zu erhöhen. Wenn der Vergleichswert erreicht ist, öffnet der Schalter 361. Dieser lineare Vorgang läuft insgesamt vier Mal ab, wobei die obere oder untere Grenzspannung jeweils durch die Versuchsspannung ersetzt wird.

Entsprechend der obigen Erläuterung des P">zessors 304 ist das digitale Ausgangssignal eine Serienkombination von logarithmischen und linearen Qk¹' alen. Das digitale Ausgangssignal wird in typischer Weise für eine sequentielle Analog-Digitalwandlung so uoertragen, daß das höchststellige Bit (MSB) zueist geliefert wird. Als vorteilhaftes Merkmal der Erfindung ergibt sich, daß eine sequentielle Digital-Analogwandlung in dem höchststelligen Bit zuerst bereitgestellt wird.

Bei der Digital-Analogwandlung werden die drei Btnärziffern, die den jeweiligen logarithmischen Abschnitt darstellen, in welchem der analoge Spannungswert liegt, sequentiell mit dem höchststelligen Bit zuerst auf der Digitaleingangsleitung 340 an den Prozessor 304 geliefert. Es wird ein einfacher Algorithmus benutzt, bei dem der obere Grenzwert durch eine Anzah! von Divisionen gleich der Anzahl von Binärziffern und der untere Grenzwert bei der nächsten Division erzeugt werden. Wenn beispielsweise der logarithmische Code »101« ist, dann wird die obere Grenzspannung durch fünf Spannungsteilungen und die untere Grenzspannung bei der folgenden oder sechsten Teilung erzeugt Ein Neuverteilungs-Steuersignal wird gemäß F i g. 6 geliefert, um das ankommende Digitaleingangssignal in eine Folge von Spannungs-Teilungsschritten umzuwandeln. Hierbei wird der logarithmische Code 101 in die Folge 00000 umgewandelt, der eine logische 0 folgt, um die untere Grenzspannung festzusetzen. Der empfangene lineare Code 1100 bleibt unverändert zwischen dem digitalen Eingangssignal und dem Neuverteilungs-SteuersignaL Tabelle II gibt die Arbeitsweise des Prozessors 304 bei der Erregung der Schalterleitungen 350'—16Γ für die Digital-Analogwandlung an. Sie ist scheinbar identisch mit der Arbeitsweise bei der Analog-Digitalwandlung mit der Ausnahme, daß das Neuverteilungs-Steuersignal das Signal »vorheriger Komparatorzustand« ersetzt und daß die Schalterleitung 353' und 358' nicht erregt werden, da bei der Digital-Analogwandlung keine analogen Spannungen abgetastet werden.

Tabellen D/A Wandlung

Zeitsteuerungsgenerator START <p_x ■sfij

Neuverteilungsstcuerung

Komparatorzusland V₇-> V*-I Vt < Vv-O

Schalterleitungszustilnde 350' 351' 352'

353'

355'

356'

357'

358'

359'

360'

36Γ

(Logarithmische Operation)

1	0	0	1	1
I	1	1	0	1
0	0	1	1	0
0	I	1	0	0
0	1	1	0
0	1	0
0	1	0	1
(Lineare Operation)		1
0	1	0
0	0	0
0	O
0	0
0	0

1	1	0
0	0	1
0	0	0
0	0	0
0	0	0
0	0	0
0	0

0	0	0	0	0	0	0	0	ro OO
I	1	0	0	0	0	0	C	Oi CD
0	0	0	0	0	0	0	0	ςθ
0	1	0	1	0	0	1	0	Oi Oi
0	1	0	1	0	0	0	0
0	0	1	0	0	1	0	1
0	0	1	0	0	1	0	0

—	1	0	0	0	0	0	0	0
0	0	- 0	1	0	1	0	1	0
1	0	- 0	1	0	1	0	0	0
1	0	0	0	1	0	1	0	1
0	0	- 0	0	1	0	1	0	0

Die logarithmische Operation der Schaltung gemäß Fig.3 beginnt mit einem START-Impuls, den der Zeit-Nteiierungsgenerutor 303 aus dem digitalen F.ingangsignal ableitet. Die Schalter 350 und 351 werden kurz geschlossen, um den Kondensator 332 auf V_m„ und den Kondensator 333 auf V_mm aufzuladen. Die Schalter 354 und 355 werden kurz geschlossen, um die Kondensatoren 331 und 330 auf Vm und V_LO bei Koinzidenz des START-Impulscs und des ^i-Zeiisteuerungssignals gemäß Tabelle II aufzuladen. Danach wird der Schalter 352 kurz geschlossen, um die Ladung zwischen den Kondensatoren 330 und 331 zu verteilen und eine Versuchsspannung

zu bilden. Da positive Analogspannungswerte betrachtet werden, ist V^_3x so gewählt, daß es größer als jede Abtastwertspannung ist und wird gemessen mit Bezug auf den minimalen Bezugsspannungswert V_n,^ V_m„ ist negativ mit Bezug auf eine Spannung »tatsächlich Null« um einen Betrag, der gleich dem Bereich des achten Abschnittes ist (VnaJMS im Falle dieses Beispiels). Dies ist erforderlich, um die untere Grenze des Bereichs für den achten (niedrigsten) Abschnitt gemäß F i g. 1 auf echt Null zu setzen. Die Versuchsspannung VV wirH zur Erniedrigung der obere Spannungsgrenze benutzt Demgemäß werden die Schalter 357 und 360 kurzzeitig geschlossen, und der Konstantstromgenerator 320 erniedrigt die Spannung des Kondensators 332, bis das Ausgangssignal des Komparators 322 angibt, daß Vm auf den Wert von VV herabgesetzt worden ist und der Prozessor 304 den Schalter 360 öffnet Gleichzeitig hiermit erfolgt die Entladung des Kondensators 330 auf die untere Grenzspannung durch das Schließen des Schalters 355. Danach wird der Schalter 355 wieder geöffnet. Dieser Prozeß wiederholt sich entsprechend der binären Eingangszahl des Prozessors 304 zur Herstellung der oberen Grenzspannung. Beispielsweise führt die Zahl »101« dazu, daß die obere Grenzspannung r,i fünf Teilervorgängen auf

herabgesetzt wird. Danach ist ein weiterer Teilvorgang erforderlich, um die untere Grenzspannung des logarithmischen Abschnittes zu bestimmen. Nachdem bei dem sechsten Teilvorgang ein neuer Wert für VV hergestellt worden ist, nämlich

Vmax ⁺ V_mj„

wird dieser Wert als V_Lo durch Schließen der Schalter 359 und 361 gespeichert. Der Konstantstromgenerator 321 läßt die Spannung des Kondensators 333 ansteigen, bis Vlo auf den Wert von W erhöht worden ist. Dann öffnet der Schalter 361. Gleichzeitig ist durch kurzes Schließen des Schalters 356 der Kondensator 330 auf Vw aufgeladen worden. Die logarithmische Decodierung ist jetzt beendet und die Analogspannung befindet sich zwischen der neu hergestellten oberen und unteren Grenzspannung. Das lineare Decodieren kann dann beginnen.

Das sequentielle lineare Decodieren der Binärziffern, die den jeweiligen Schritt definieren, verläuft gemäß Tabelle II, und zwar scheinbar identisch mit Tabelle I und der Erläuterung in Verbindung mit der Codieroperation. Während bei der Codieroperation die obere und untere Grenzspannung entsprechend dem Ausgangszustand des Komparators 322 auf den Wert von Vr erniedrigt oder erhöht worden ist, wird bei der Decodier-Operation die obere oder untere Grenzspannung auf den Wert von VV erniedrigt oder erhöht, und zwar entsprechend dem Binärzustand des aus dem digitalen Eingangssignal abgeleiteten Neuverteilungs-Steuersignal. Nach Eintreffen der letzten Binärziffer und geeigneter Einstellung der Grenzwerte wird eine letzte Mittelwertbildung für die obere und untere Grenzspannung durchgeführt. Die Spannung VV des Kondensators 331 ist dann das Endprodukt der Digital-Analogwandlung, nämlich das analoge Ausgangssignal.

U. Codec mit drei Puffern

F i g. 4 zeigt einen reversiblen Analog-Digitalwandler, der eine logarithmische und lineare Operation entsprechend den Grundgedanken der Erfindung ermöglicht. Die Puffer 427, 428 und 429 sind Verstärker mit der Verstärkung Eins und einer Offset-Spannung Null, die eine verhältnismäßig hohe Eingangsimpedanz und eine verhältnismäßig niedrige Ausgangsimpedanz besitzen. Die Genauigkeit dieser Verstärkung beruht auf üblichen Rückkopplungsverfahren statt auf Präzisionsbauteilen. Der Abtastspeicher 405, der Komparator 422 und das Logikbauteil 401 entsprechen funktionell den jeweiligen Bauteilen in Fig.3. Der Prozessor 404 erregt unter Ausnutzung des Komparatorzustandes auf der Eingangsleitung 441 in Verbindung mit Zeit- und Steuersignalen auf den Eingangsleitungen 448 die Leitungen 45O'-457', wodurch die Schalter 450-457 betätigt werden und sequentiell Ziffern entsprechend der logarithmischen und linearen Codierung auf der Leitung 442 abgegeben werden.

Die analoge Eingangsspannung V₅ wird durch Schließen des Schalters 453 für eine Zeitdauer abgetastet, die ausreicht, damit ein interner Kondensator im Abtastspeicher 405 aufgeladen werden kann. Diese Abtastspan·

nung wird dann dem Komparator 422 am Eingang 445 zur Verfugung gestellt Zu Beginn der Analog-Digitalwandlung werden die Schalter 450 und 451 geschlossen, um den Speicherkondensator 432 für den oberen Grenzwert und den Speicherkondensator 433 für den unteren Grenzwert auf den maximalen bzw. minimalen Spannungsgrenzwert V_n^, und Vmm aufzuladen. Die Schalter 450 und 451 werden dann geöffnet Die Schalter 454 5 und 455 werden kurzzeitig geschlossen, um die gespeicherte obere und untere Grenzspannung über die Verstärker 427 und 429 an die Neuverteilungskondensatoren 430 und 431 zu geben. Diese Kondensatoren sind gleich j| und die einzigen Bauteile, die, wie im Fall von F i g. 3, Präzisionsbauteile sein müssen. Während der absolute

ψ Wert dieser Kondensatoren nicht kritisch ist, ist der relative (gegenseitige) Wert wichtig.

Sj Die logarithmische Codierung beginnt auf ähnliche Weise wie in Verbindung mit Fi g. 3 beschrieben worien

?; ίο ist Der Schalter 452 schließt, um die Ladung der Kondensatoren 430 und 431 neu zu verteilen. Die sich fcf ergebende Spannung nach der ersten Neuverteilung ist

j, 'max t 'min V₇=

ϊ3 Der Schalter 452 wird dann geöffnet Der Komparator 422 gleicht die Spannung Vr mit der abgetasteten Vi Analogspannung Vs und gibt eine logische 1 an den Prozessor 404, wenn Vt-* Vs und eine logische 0, wenn |;' Vt-i— Vs. Wenn während der Codieroperation der Komparator 422 eine logische 1 auf die Leitung 441 gibt, % 20 schließt der Prozessor 404 den Schalter 456 kurzzeitig, wodurch die Spannung Vr den vorhergehenden Wert der |£ oberen Grenzspannung des Kondensators 432 ersetzt Dann schließt der Schalter 455 kurzzeitig, um die ψ bestehende untere Grenzspannung an den Kondensator 431 zu übertragen. Dieser Zyklus wiederholt sich, wobei IS die Schalter 452 zur Neuverteilung der Ladung zwischen den Kondensatoren 430,431 und zur Gewinnung eines ff neuen Wertes von Vr schließt, der mit Vs verglichen wird. Wenn jedoch das Ausgangssignal des Komparator H 25 422 eine logische 0 ist, bewirkt der Prozessor 404 durch Schließen des Schalters 457, daß der Wert von Vr an den ti Kondensator 433 übertragen wird. Falls eine logische 0 nicht bei der siebten Neuverteilung erreicht wird, dann ?| erreicht bei der achten Neuverteilung Vrden Spannungswert »tatsächlich Null«,iaid der Ausgang des Komparai' tors 422 wird logisch 0. Alle Schalter sind jetzt geöffnet und die lineare Codierung kann beginnen, da der Wert •~i der Analogspannung Vs gemäß F i g. 1 so bestimmt ist, daß er im logarithmischen Abschnitt (Strang) liegt der als fi 30 Endpunkte eines oberen Grenzwerts entsprechend der im Kondensator 432 gespeicherten Spannung und einen ^ unteren Grenzwert entsprechend der im Kondensator 433 gespeicherten Spannung hat Die Anzahl der Lall dungsneuverteilungsschritte vor Auftreten von Vr < Vs wird in einem Binärzähler entsprechend dem in F i g. 7 ij gezeigten Zählsr gezählt,um den ^u übertragenden logarithmischen Code zu bestimmen.
$ Die linieare Codierung beginnt mit einem kurzen Schließen des Schalters 452, um einen Mittelwert der bereits 35 in den Kondensatoren 430 und 43 gespeicherten Spannungen Vh und Vlo zu bilden. Es wird der folgenden Algorithmus während der restlichen vier Schritte benutzt: Wenn Vr > Vs ist, ersetze die bestehende obere Grenzspannung im Kondensator 432 durch die Spannung Vrund stelle die untere Grenzspannung im Neuverteilungskondensator 431 durch kurzes Schließen der Schalter 456 und 455 neu ein. Wenn Vr < Vs ist, ersetze die bestehende untere Grenzspannung im Kondensator 433 durch die Spannung Vr und stelle die bestehende obere 40 Grenzspannung im Neuverteilungskondensator 430 durch kurzzeitiges Schließen der Schalter 457 und 454 neu ein. Die insgesamt viermalige Wiederholung dieser Operation teilt jeden logarithmischen Abschnitt gemäß ;.; F i g. 1 in sechzehn diskrete Schritte entsprechend der Darstellung in Fi g. 2 ein. Demgemäß wird die Analogie spannung weiterhin durch einen linearen vierziffrigen Code dahingehend definiert, daß sie innerhalb von einem ':! sechzehntel des Abschnittsbereich liegt. Dieser Code ist die Folge der Komparator-Ausgangszustände.
l': 45 Bei einem Betrieb als Digital-Analogwandler verwendet der Prozessor 404 ein Neuverteilungs-Steuersignal ^:. (F i g. 6), das aus über die Leitung 440 ankommenden Binärziffern abgeleitet ist, zusammen mit dem vorgenannte ten Komparator-Zustand und den Zeit- und Steuersignalen zur Erregung der Leitungen 450'—457'. Die logarith- ;.■'· mische und lineare Operation ist im wesentlichen die gleiche wie in Verbindung mit Tabelle II beschrieben.
^ Wie in Verbindung mit F i g. 3 erläutert worden ist, gibt ein logarithmischer Code wie beispielsweise »101« an, i'-ij 50 daß fünf Spannungsteilungen erforderlich sind, um die obere Grenzspannung zu erzeugen, und eine weitere fef Spannungsteilung, um die untere Grenzspannung herzustellen. Zu Anfang werden die obere und untere Grenzfi| spannung durch kurzzeitiges Schließen der Schalter 450 und 451 auf V_m,_x und V_m/_n eingestellt Die SpannungsteifS lungen werden wie folgt erreicht:

*f j 55 1) Eingabe der oberen und unteren Grenzspannung, die in den Kondensatoren 432 und 433 gespeichert sind, in

■ ; die Neuverteilungs-Kondensatoren 430 und 431 durch kurzzeitiges Schließen der Schalter 454 und 455;

' 2) Neuverteilung der Ladung der Kondensatoren 430 und 431 durch kurzzeitiges Schließen des Schalters 452;

3) Ersetzen der oberen Grenzspannung 432 durch die Spannung Vr durch kurzzeitiges Schließen 456;

4) Wiederholen der oben angegebenen Schritten so oft, wie der logarithmische Code angibt;

60 5) Wiederholung der Schritte 1) und 2), wobei aber anstelle des Schrittes 3) die obere Grenzspannung im Kondensator 433 durch kurzzeitiges Schließen des Sehalters 457 durch die Spannung VVersetzt wird.

Bei der linearen Decodierung erfolgt periodisch eine Mittelwertbindung für die obere und untere Grenzspannung, und das Neuverteilungs-Steuersignal gibt an, ob die Versuchsspannungs V₇ auf den Speicherkondensator 55 für die obere und untere Grenzspannung zu übertragen ist. Im einzelnen sind die obere und untere Grenzspannung Vhi und Vlo am Ende der logarithmischen Decodierung in den Kondensatoren 430,431 vorhanden und der Schalter 452 schließt kurzzeitig, um einen Mittelwert dieser Spannung zu bilden und damit die Versuchsspannung Vrzu erzeugen. Wenn das Neuverteilungs-Steuersignal eine logische 1 ist, wird die Spannung Vr über den

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Pufferverstärker 428 und den Schalter 456 an den Kondensator 432 angegeben. Wenn das Neuverteilungs-Steuersignal eine logische 0 ist schließt der Schalter 457 kurzzeitig, um die Versuchsspannung VVüber den Pufferverstärker 428 an den Kondensator 433 zu geben. Dieser Prozeß wild insgesamt vier Mal wiederholt, wie in Verbindung mit F i g. 3 beschrieben. Die auf diese Weise aus den ankommenden Binärziffern abgeleitete Analogspannung steht im Kondensator 431 zur Verfugung.

III. Mehrfach-Spannungsteiler-Codec

F i g. 5 zeigt einen neuartigen Codec (Codierer-Decodierer) im Rahmen der Erfindung. Er ist genauer mit Bezug auf den Schalteraufbau und den Betrieb in FET-Technologie dargestellt. Ein Logikbauteil ähnlich dem in den vorhergehenden Figuren ist anhand der erzeugten Kurvenformen (dargestellt in F i g. 6) beschrieben. Der Codec erfordert keine Wechselwirkung zwischen einem Komparator und einem Konstantstromgenerator bei der Speicherung von Spannung, wie dies bei dem Ausführungsbeispiel nach F i g. 3 erforderlich war. Außerdem werden die drei Pufferverstärker gemäß F i g. 4 auf zwei FET-Source-Folger verringert. Eine zusätzliche Anforderung besteht jedoch darin, daß drei Paare von Präzisionskondensatoren bei der Codieroperation und zwei Paare von Präzisionskondensatoren für die Decodieroperation nötig sind. Man beachte, daß die Feldeffekttransistoren (FETs) 542 und 545 Source-Folger sind, die Konstantstrom-Source-Belastungen mit den FETs 570 und 572 verwenden.

Source-Folger haben normalerweise nicht die gewünschten Eigenschaften eines Verstärkungswertes Eins und eines Offset von NuIL Für die Zwecke der vorliegenden Erfindung werden diese Nachteile aber durch eine Kompensationsschaltung 506 ausgeglichen, die die Verstärkung und den Offset der Source böiger auf den erforderlichen Genauigkeitswert hält. Tatsächlich können die kompensierten Source-Folger eine zusätzliche Kompensation bereitstellen, um Offset-Änderungen der FET-Übertragungsgatter auszugleichen.

Die Feldeffekttransistoren 542, 545 und 570—573 sind ionenimplantierte Bauelemente, so daß Probleme in Verbindung mit einer Null-Offset-Operation vermieden sind. Der FET 570, der durch Widerstände 580 und 581 vorgespannt ist, liefert einen Konstantstrom an den FET 542. Dieser Ruhestromwert wird durch eine Rückkopplung über den FET 571 und die Widerstände 582 und 583 verändert, um genau einen Offset Null und eine Veränderung Eins zu erreichen.

Die logarithmische Codierung beginnt wenn der Logikbaustein 501 einen Startimpuls entsprechend der Darstellung in Fig.6 liefert Das Startgatter 510 spricht auf den 01-Impuls und das START-Signal an und 3C> schließt kurzzeitig die Schalter 550,551 und 553. Der Schalter 553 bewirkt daß das Analogsignal (das als positiv angenommen wird) abgetastet und danach im Kondensator 554 gespeichert wird.

Die Schalter 550 und 551 werden kurzzeitig geschlossen, um die Spannungen V_mx und V_mm zu den Kondensatoren 533 bzw. 531 zu übertragen. Während des gleichen Zeitintervalls schließt das φ-Taktsignal kurzzeitig die Schalter 543 und 540, die im Effekt die Spannung V_m,„ (jetzt Vlo) an den Kondensator 532 und die Spannung V_max 35 (jetzt Vhi) an den Kondensator 530 übertragen. I

Der erste ^-Taktimpuls wird durch das START-Signal daran gehindert die Gatter 521 und 526 zu beeinfius- -

sen. Daher bewirkt dieser Impuls nur die Übertragung der Spannungen Vhi und Vlo über die Schalter 546 bzw. 548 an die Kondensatoren 534 und 535. Wenn der nächste <?i-Impuls die Schalter 540,534 und 547 betätigt, so tritt eine Wirkung nur mit Bezug auf den Schalter 547 auf, wobei die Versuchsteilerkondensatoren 534 und 535 ihre Ladung zur Bildung der Versuchsspannung

Vr — .

neu verteilen. Der Speicherkomparator 522 vergleichi diese Versuchsspannung mit der analogen Abtastspannung Vs während der nächsten Impulse der Phase 2. Wenn VV < Vj ist, so wird das Gatter 521 betätigt, um durch das Schließen des Schalters 541 die Ladung auf einen LO-Teiler neu zu verteilen. Wenn Vr > Vs ist, wird das Gatter 526 betätigt uni die Ladung durch das Schließen des Schalters 544 auf den HI-Teiler zu verteilen. Diese Operation entspricht funktionell der Übertragung der Versuchsspannung VVauf einen Speicher für den unteren Grenzwe-t (LO-Teiler) oder einen Speicher für den unteren Grenzwert (HI-Teiler), und zwar basierend auf den Ergebnissen eines Vergleichs der Versuchsspannung und der Analogspannung, der bei den Schaltungen gemäß den F i g. 3 und 4 durchgeführt wird.

Wenn zum ersten Mal Vt < Vs als Entscheidung erzeugt wird, so ist der Versuchswert unter den Abtastwert gefallen. Dann sind die Grenzen des Abschnittsbereichs erzeugt und die lineare Codierung kann beginnsn. Der 3ziffrige logarithmische Code ist lediglich ein Maß für die Anzahl von Φ\ -Zeitsteuerungsimpulsen zwischen dem Ende des START-Signals und dem Zeitpunkt, zu dem der Ausgang des Gatters 526 in den logischen Zustand 1 geht. Ein logarithmischer Codegenerator, dessen Kurvenformen in F i g. 6 gezeigt sind, ist in F i g. 7 dargestellt.

Die lineare Codierung ist lediglich die Fortsetzung des gleichen Verfahrens. Statt der Verwendung eines logarithmischen Cödegenefätörs zur Zählung der Φ\-Taktimpulse wird das Ausgangssignal des Speicherkomparators 522 direkt übertragen.

Der Speicherkomparator 522 gibt den Zustand Vr < Vs an, wenn der Ausgang 524 eine logische 1 ist, und den Zustand Vr > Vs. wenn der Ausgang 525 eine logische 1 ist. Eine Speicherung ist insofern vorgesehen, als das Ausgangssignai sich nur dann ändern kann, wenn beispielsweise der iPi-ImpuI; eine logische 1 ist. F i g. 8 zeigt b5 genauer die Arbeitsweise einer solchen Schaltung.

In F i g. 8 bilden die Galter 801 und 802 ein RS-Flip-Flop, dessen Zustände durch die Gatter 803 und 804 bei Betätigung durch den Φ\-Taktimpuls eingestellt werden. Der Schalter 805 läßt die Gatter 801, 804 auf den

Zustand des (Comparators 806 während der Analog-Digitalwandlung und auf die Zustände des Neuverteilungs Steuersignals während der Digital-Analogwandlung ansprechen. Der Schalter 805 gibt lediglich die speziell Verbindung während der verschiedenen Umwandlungs-Betriebsweisen an. Der Ausgang des !Comparators 8Oi ist logisch l.wenn W > Ksist.

Die Digital-Analogwandlung ist eine einfachere Operation als die oben beschriebene Analog-Digitalwand lung. Die Schaltung gemäß F i g. 5 benötigt nicht mehr die Versuchs-Teilerkondersatoren 534, 535, die Schalte 546,547,548. das Abtastgatter 553 oder den Abtastkondensator 554. F i g. 8 vereinfacht sich ebenfalls durch da Wegfallen des (Comparators 806. Ein digitales Eingangssignal, das eine Synchronisier-, Polaritäts-, logarithm! sehe und lineare Information enthält, wird an den Logikbaustein 501 geliefert. Die Synchronisationsinformatioi

ίο wird zur Erzeugung des START-Signals verwendet, das den Beginn eines Rahmens definiert. Die logarithm! sehen Ziffern definieren wie vorher die Anzahl der binären Spannungsteilungen, die zur Einstellung der obere: Grenze des Abschnittsbereiches erforderlich sind. Der Logikbaustein 501 wandelt die logarithmischen Ziffern ii einen ersten Teil eines Neuverteilungs-Steuersignals um (d. h., der logarithmische Code 101 wird zum Neuvertei lungs-Steuersignal 00000). Der Logikbaustein 501 liefert dann eine logische 0, gefolgt von den vier linearei

15 Ziffern, um den zweiten und dritten Teil des Neuverteilungs-Steuersignals bereitzustellen.

Wenn das START-Signal ankommt, werden die Kondensatoren 533 und 531 über das Gatter 520 und dii Schalter 550 und 551 auf V_m„ und V_mi„ aufgeladen. Das in F i g. 6 als Beispiel gezeigte Neuverteilungs-Steuersi gnal ist eine logische 1 für die ersten fünf «p2-Taktimpulse, die dem Ende des START-Signals folgen. Di< Ausgangsleitung 525 des !Comparators 522 liegt daher für dieses Intervall auf logisch 1. Demgemäß liefert da:

Gatter 526 während der #:-Signale Impulse an den Schalter 544, und der Schalter 543 entlädt den Kondensato 532 auf V_mm während der ^-Impulse. Dies setzt sich fort für insgesamt fünf ^-Impulse, wodurch Vw; auf dei oberen Grenzwert des Abschnittes eingestellt wird. Der untere Grenzwert des Abschnittes wird durch dei

nächsten ^j-Taktimpuls erzeugt, der den Schalter 541 kurzzeitig schließt.

Die vier linearen Ziffern werden entsprechend einem Verfahren decodiert, bei dem das Schließen des Schal ters 541 immer dann erforderlich ist, wenn das Neuverteilungs-Steuersignal eine logische 0 ist, und das Schließer des Schalters 544 immer dann, wenn dieses Signal eine logische 1 ist. Wenn das Neuverteilungs-Steuersignal ein< logische 1 ist, so gibt das Gatter 521 einen LIFT-Impuls zum Srhließen des Schalters 541 ab und teilt der restlichen Bereich in die Hälfte. Der Kondensator 532 wird während des nächsten φ-lmpulses auf dieser Mittelwert gezogen. Die untere Hälfte des linearen Bereiches wird demgemäß ausgeschaltet. Wenn das Neuver teilungs-Steuerbit eine logische 0 ist, so bewirkt ein DROP-Impuls über das Gatter 526 das Schließen de; Schalters 544, um die Summe der Spannungen der Kondensatoren 532 und 533 zu teilen, wodurch der obere Wert des restlichen Abschnittsbereiches zur Hälfte fallengelassen wird. Der Kondensator 530 wird während de; nächsten ^i-lmpulses auf diesen Mittelwert erniedrigt. Dieser Prozeß wiederholt sich insgesamt vier Ma während der linearen Decodierung, wobei die sich ergebende Analogspannung immer zwischen den konvergie-

35 renden oberen und unteren Grenzwerten bleibt

IV. Bistabiler Spannungstransfer-Codec

F i g. 9 zeigt ein weiteres neuartiges Ausführungsbeispiel der Erfindung, bei dem zwei Widerständen (930,931] die einzigen Präzisionsbauteile sind. Die Puffer 927 und 929 sind Verstärker mit dem Verstärkungswert Eins und einem Offset von Null, die verhältnismäßig hohe Eingangsimpedanz und verhältnismäßig niedrige Ausgangsimpedanz besitzen. Der START-lmpuls ist nicht der gleiche wie der in Fig.6 gezeigte. Seine Dauer ist vielmehr groß genug, um eine Aufladung der Kondensatoren 932, 933 und 954 zu ermöglichen. Die Kondensatoren können irgendeinen Wert haben, der ausreicht, um eine Ladung während eines Codier- oder Decodierzyklus zu halten. Es wird ein einphasiger Takt benutzt, der zu einer schnelleren Arbeitsweise als vergleichbare Schaltungen mit einem zweiphasigerTakt führt

Die Analog-Digitalwandlung läuft weiter, wenn der START-lmpuls der Schalter 950, 951 und 953 kurzzeitig schließt Die Schalter 950 und 951 liefern die Spannungen V_mix und V_m,„ an die Speicherkondensatoren 932 bzw. 933. Der Schalter 953 bewirkt die Übertragung des analogen Abtastwertes (Vs) an den Kondensator 954 für

so einen späteren Vergleich mit einer Folge von sich ändernden Versuchsspannungen (Vt). Der Komparator 922 gibt an, daß V_T > Vs ist, wenn sein Ausgang auf logisch 1 ist Die Rip-Flops 948 und 949 steuern jeweils de. Zugriff zu zwei Speicherkondensatoren. Wenn beispielsweise das Flip-Flop 948 eingestellt ist so speichert der Kondensator 932 den bestehenden oberen Grenzwert, und der Kondensator 934 wird auf den neuesten Stand gebracht und speichert den Versuchsspannungswert Wenn das Flip-Flop 948 zurückgestellt ist, speichert der Kondensator 934 den bestehenden oberen Grenzwert und der Kondensator 932 wird auf den neuesten Stand gebracht und speichert den Versuchsspannungswert Das Flip-Flop 948 ändert seinen Zustand, wenn ein Taktimpuls zu einem Zeitpunkt auftritt, zu dem der Ausgang des Komparators 922 angibt, daß Vt > Vs ist und demgemäß die obere Grenzspannung vom vorhandenen Wert auf den Versuchsspannungswert erniedrigt wird, der den Mittelwert der vorhandenen oberen und unteren Grenzspannungen darstellt Das Flip-Flop 949 arbeitet

t auf ähnliche Weise wie das Flip-Flop 948, steuert aber die untere Grenzspannung.

Es ist demgemäß eine Vielzahl von nicht festgelegten Speicherstellen vorhanden, die die obere Grenzspannung, die untere Grenzspannung und die Versuchsspannung festhalten. Wenn beispielsweise ein Eingangssignal angibt daß die unter Grenzspannung zu erniedrigen ist, so sind Mittel vorgesehen, um die Speicherstelle für die obere Grenzspannung und die Speicherstelle für die Versuchsspannung auszutauschen. Dadurch wird die obere Grenzspannung auf den Wert der früheren Versuchsspannung erniedrigt Wenn die untere Grenzspannung zu erhöhen ist sind auf ähnliche Weise Mittel vorgesehen, um die Speicherstelie für die unter Grenzspannung und die Speicherstelle für die Versuchsspannung auszutauschen. Dadurch wird die untere Grenzspannung auf den Wen der vorhergehenden Versuchsspannung erhöht Demgemäß wird eine neue Versuchsspannung in der

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früheren Speicherstelle für die obere oder untere Grenzspannung erzeugt, deren Wert gleich dem Mittelwert der augenblicklichen oberen und unteren Grenzspannungen ist.

Die logarithmische Codierung wird durch Zählen der Taktimpulse erreicht, die nach Aufhören der Start-Impulses, aber vor dem Zeitpunkt auftreten, zu dem der Ausgang des !Comparators 922 auf den Logikzustand 0 geht. Entsprechend dem logarithmischen Codierverfahren gemäß Fig. 1 wird ein 3ziffriger Binärcode erzeugt, der die Anzahl von Taktimpulsen darstellt. Nachdem der Ausgang des Komparators 922 auf logisch 0 gegangen ist, sind der obere und untere Grenzwert für eine lineare Codierung bereit.

Nimmt man an, daß beide Flip-Flops eingestellt sind, so befindet sich die obere Grenzspannung (V_1n) im Kondensator 932 und die unteren Grenzspannung (V_LO) im Kondensator 933. Die Schalter 940,943,945 und 946 werden geschlossen. Vm wird demgemäß über den Schalter 940 zum nicht invertierenden Eingang 970 des Verstärkers 927 und V_Lo über den Schalter 943 zum nicht invertierenden Eingang 971 des Verstärkers 929 geführt. Die Widerstände 930 und 931 haben gleichen Wert und erzeugen die Spannung

V₇ wird über die geschlossenen Schalter 945 und 946 zu den Kondensatoren 934 und 935 geführt. Wenn Vt > Vs ist, so wird das Ausgangssignal des Komparators 922 als logische I zum Gatter 926 gegeben. Beim nächsten Auftreten eines Taktimpulses wird demgemäß das Flip-Flop 948 in den Rückstellzustand gekippt, wodurch die Schalter 940,945 geöffnet und die Schalter 941,944 geschlossen werden. Die Ausgangseigenschaften des Flip-Flops 948 (und 949) müssen die Möglichkeit ausschließen, daß selbst für ein kurzes Zeitintervall alle angetriebenen Schalter gleichzeitig geschlossen werden. Der Kondensator 934 liefert jetzt die obere Grenzspannung an den nicht invertierenden Eingang 970 des Verstärkers 927, und die Spannung V₇- wird über den Schalter 941 zum Kondensator 932 gegeben. Der V/ert von V₇-nimmt sofort auf einen neuen Wert ab, der durch den vorhergehenden Wert von Vr und die vorhergehende untere Grenzspannung bestimmt ist. Der Taktimpuls muß genügend kurz sein, um beendet zu sein, bevor der Ausgang des Komparators 922 seinen Zustand aufgrund des neuen Wertes von V₇-ändern kann. Im anderen Falle würde eine mögliche Zustandsänderung das Flip-Flop 949 vorzeitig kippen.

B<*i der Digital-Analogwandlung spricht der Logikbaustein 901 auf ein digitales Eingangssignal entsprechend jo der Beschreibung in Verbindung mit F i g. 5 an und synchronisiert die Taktfrequenz sowie erzeugt das in F i g. 6 gezeigte Neuverteilungs-Steuersignal. Der Schalter 905 ist mit dem Digital-Analogeingang verbunden und läßt die Gatter 921 und 926 auf die Zustände des Neuverteilungs-Steuersignals in Verbindung mit den Taktimpulsen ansprechen, um die Flip-Flops 948 und 949 auf identische Weise wie bei der Analog-Digitalwandlung zu kippen. Der Wert der Spannung Vr am Ende jedes Decodierzyklus ist die Analogspannung, die dem digitalen Eingangssignal entspricht.

Hierzu 7 Blatt Zeichnungen

Claims

Patentansprüche:

25 d) Ersetzen der oberen bzw. unteren Grenzspannung durch die Versuchsspannung als neue obere bzw. neue untere Grenzspannung, wenn die Versuchsspannung beim Verfahrensschritt c) größer bzw. kleiner als die Analogspannung war;

^e) Wiederholen der Verfahrensschritte b) bis d) zur Erzeugung der nachfolgenden Bits absteigender Wertigkeit.

3. Wandler zur Umwandlung von Analogspannungen in Digitalsignale und von Digitalsignalen in Analog- V_: spannungen zur Durchführung des Verfahrens nach Anspruch 2 bzw. 1, dadurch gekennzeichnet,,

;/ ^daß Kondensatoren (>30, 33i) zur Spannungsspeicherung, ein Komparator (322) zum Vergleichen der

/j Analogspannung mit eiusr gespeicherten Spannung, Schaltbauteile (330 bis 361) zum Schließen von Strom-

{■■ ³⁵ wegen zu den Kondensatoren, e .ie Zeitsteuerungseinrichtung (303) zur Erzeugung von Zeitsteuerungssigna-Ü [^{en und ein} Prozessor (304) vorgesehen sind, der unter Ansprechen auf die Zeitsteuerungssignale und ein

H K.omparatorsignal oder ein digitales Eingangssignal die Schaltbauteile steuert,

j'■ daß der Prozessor (304) abhängig von der Zeitsteuerungseinrichtung (303) Schaltbauteile (350,351,354,356)

H veranlaßt, Stromwege zu den Kondensatoren (330 bis 333) zu schließen, derart, daß die obere und die untere

ίί ⁴⁰ Grenzspannung gespeichert werden, und ein weiteres Schaltbauteil (352) veranlaßt, einen Stromweg zwischen Kondensatoren (330, 331) zu schließen, um unter Neuverteilung der gespeicherten Spannungen die Versuchsspannung zu erzeugen,

daß der Prozessor (304) abhängig von aufeinander folgenden Zuständen des digitalen Eingangssignals oder des Komparatorsignals Schaltbauteile (360,361) veranlaßt, Stromwege zu schließen, derart, daß die obere 45 oder die untere Grenzspannung durch die Versuchsspannung ersetzt wird,

daß abhängig von einem analogen Eingangssignal das digitale Ausgangssignal durch die aufeinanderfolgenden Ausgangszustände des Komparators (322) dargestellt ist,

oder daß abhängig von einem digitalen Eingangssignal das analoge Ausgangssignal der endgültige Wert der ;, Versuchsspannung ist

if 5° ⁴· Wandler nach Anspruch 3, bei dem das Eingangssignal ein Digitalsignal und das Ausgangssignal eine

/| Analogspannung ist, die das digitale Eingangssignal darstellt, dadurch gekennzeichnet,

I daß ein erstes und ein zweites Schaltbauteil (354,355) die Speicherung der oberen und der unteren Grenz-

J spannung in einem ersten und einem zweiten Kondensator (330,331) veranlassen und

jä$ ^{daß der} Prozessor (304) unter Ansprechen auf den einen Zustand des digitalen Eingangssignals veranlaßt,

$ ^{55 daß der} Wert der unteren Grenzspannung auf die Versuchsspannung erhöht wird, und unter Ansprechen auf

ί ί ^den anderen Zustand des digitalen Eingangssignals veranlaßt, daß der Wert der oberen Grenzspannung auf

'',' ^die Versuchsspannung erniedrigt wird, wodurch die sich ergebende Versuchsspannung in binär abnehmen-

;;■-, den Schritten die Analogspannung wird.

: 5. Wandler nach Anspruch 4, dadurch gekennzeichnet, daß die Kapazitätswerte des ersten und des zweiten

60 Kondensators (330,331) im wesentlichen gleich sind.

■:,:' 6. Wandler nach Anspruch 3, bei dem das Eingangssignal ein Analögsignal und das Ausgangssigna] ein

.·;·, Digitalsignal ist, das die analoge Eingangsspannung darstellt, dadurch gekennzeichnet,

y. daß ein erstes und ein zweites Schaltbauteil (354,355) die Speicherung der oberen und der unteren Grenzspannung in einem ersten und einem zweiten Kondensator (330,331) veranlassen,

65 daß ein Schaltbauteil (352) eine Neuverteilung der im ersten und zweiten Kondensator gespeicherten

Ladungen zur Erzeugung der Versuchsspannung veranlaßt,

;, ^daß der Komparator (322) die Versuchsspannung mit dem analogen Eingangssignal vergleicht und ein

- Polaritätssignal (auf 341) erzeugt,

und daß der Prozessor (304) unter Ansprechen auf das Polaritätssignal Schaltbauteile (360,361) betätigt, um entweder die obere oder die untere Grenzspannung durch die Versuchsspannung zu ersetzen, wobei das digitale Ausgangssignal aus aufeinanderfolgenden Polaritätssignalen gebildet wird

Analog-Digital (A/D)- und Digital-Analog (D/A)-Wandler stellen die Schnittstellen zwischen analogen Geräten und digitalen Übertragungseinrichtunger. dar. Kriterien hinsichtlich der Kosten und der Größe begünstigen Umwandlungsverfahren, die sich für eine Großintegration (LSI-Schaltung) eignen. Wegen ihrer im Prinzip digitalen Art zählen Wandler mit einer Ladungsneuverteilung zu den geeigneten Verfahren. Sie haben aber bisher keine hohe Auflösung und Genauigkeit erreicht

Bei einem bekannten Wandler mit Ladungsneuverteilung (US-PS 34 49 741) wird ein Bootstrap-Verfahren bei der Ansammlung von im binären System abnehmenden Ladungsteilen zur Annäherung einer analogen Spannung benutzt Bei diesem Verfahren verschlechtern variable Streukapazitäten zwischen dem Halbleiterplättchen und den Bauteilen für die Ladungsneuverteilung, den Bauteilen für die Speicherung und den Koppelkondensatoren die Umwandlungsgenauigkeit Die Änderungen der Streukapazität sind eine bekannte, aber weiterhin nicht beachtete Erscheinung.

Bei einem anderen bekannten Verfahren (IEEE Journal of Solid-State Circuits, Band SC-IO, Nr. 6, Dez. 1975, Seiten 371—379) wird eine Vielzahl von Kondensatoren, deren relative Größe binär zueinander in Beziehung steht, entsprechend einem vorgegebenen Verfahren ein- oder ausgeschaltet Die Gesamtgenauiyäeit des Wandlers wird durch die Möglichkeit beeinträchtigt, eine relative Genauigkeit zwischen einer Vielzahl von Kondensatoren aufrechtzuerhalten, und zwar jedes Kondensators mit Bezug auf die anderen.

Bei einem weiteren bekannten Verfahren (IEEE Journal of Solid-State Circuits, Band SC-IO, Nr. 6, Dez. 1S75, Seiten 379—385) sind nur zwei genaue Kondensatoren für die Ladungsneuverteilung erforderlich, aber es werden N(N+1)-Ladungsschritte zur Durchführung einer Analog-Digitalwandlung mit /V-Bits benötigt Hierbei verringert jeder Ladungsschritt die Gesamtgenauigkeit, und die Vielzahl von Schritten schließt eine hohe Auflösung aus.

Bekannt ist auch ein Analog-Digitalwandler (US-PS 32 98 014), bei dem in einem Schritt mehrere Bits bestimmt werden und eine Vergleichseinheit den Analogwert mit einer Serie von Referenzspannungen vergleicht, wobei jeweils zwei unter Verwendung von zwei Digital-Analogwandlern erzeugte Referenzspannungen den Eingangswert eingrenzen. Im Spanhungsteilernetzwerk für die Anleitung der Serie von Referenzspannungen sind Präzisionwiderstände erforderlich.

Der Erfindung liegt die Aufgabe zugrunde, Verfahren zur Analog-Digital- und Digital-Analog-Wandlung anzugeben, die unter Anwendung einer Ladungsneuverteilung hohe Auflösung und Genauigkeit bei kleinem Aufwand ermöglichen.

Die Lösung der Aufgabe ist in den Ansprüchen 1 und 2 angegeben. Vorrichtung zur Durchführung des Verfahrens sind Gegenstand der Unteransprüche.

Bei der vorliegenden Erfindung stehen demgemäß analoge Spannungen und digitale Binärdarstellungen üiser ein Verfahren in Verbindung, das eine obere und untere Grenzspannung auf den Wert der analogen Spannung in binär abnehmenden Schritten konvergieren läßt, die durch die digitale Darstellung definiert sind. Dieses Verfahren, das nur zwei Präzisionsbauteile verwendet und eine Minimalanzahl von Ladungsschritten benötigt, wird sowohl bei der Analog-Digital- als auch bei der Digital-Analog-Wandlung benutzt Im einzelnen werden die obere und untere Grenzspannung zu Anfang so gewählt, daß sie jeden Wert erfassen, den die Analogspannung annehmen kann, und eine Versuchsspannung wird durch eine Mittelwertbildung der Grenzspannungen gewonnen. Bei d*:r Digital-Analogwandlune wird die eine oder die andere Grenzspannung entsprechend dem Binärzustand des digitalen Eingangssignals auf den Wert der Versuchsspannung verändert. Bei der Analog-Digital-Wandlung werden die Größe der Analogspannung und der Versuchsspannung verglichen. Die eine oder andere Grenzspannung wird entsprechend dem binären Ergebnis des Vergleichs auf den Wert der Versuchsspannung geändert.

Entsprechend einem Ausführungsbeispiel der Erfindung wird die Versuchsspannung durch eine Neuverteilung der L adung zwischen zwei gleichen Präzisionskondensatoren erzeugt, wobei ein Kondensator auf den Wert der oberen Grenzspannung und der andere Kondensator auf den Wert der unteren Grenzspannung aufgeladen wird. Anschließend wird ein von einem Komparatorausgangssignal abhängiger Konstantstromgenerator zur Einstellung des Wertes der einen oder anderen Grenzspannung auf den Wert der Versuchsspannung benutzt. Die Genauigkeit bei der Übertragung von Spannungen wird durch die Kurzzeit-Zuverlässigkeit einer Kovnparatorschaltung statt durch Präzisionsbauteile erreicht.

Entsprechend einem weiteren Ausführungsbeispiel der Erfindung wird die Versuchsspannung auf die vorbeschriebene Weise erzeugt. Dagegen findet ein Paar von Puffern Verwendur-g, um die Versuchsspannung an Speicherkondensatoren für die oberen und untere Grenzspannung zu übertragen. Die Puffer benutzten Verstärker mit dem Verstärkungswert Eins, einem Offset von Null und hoher Eingangsimpedanz. Die erforderliche Genauigkeit ergibt sich dabei aus üblichen RUckkopplungsverfahren statt durch Präzisionsbauteile. Die einzigen Präzisionsbauteile sind die bei der Ladungsneuverteilung verwendeten gleichen Kondensatoren.

Bei einem dritten Ausführungsbeispiel der Erfindung sind die Speicherkondensatoren für die obere und unter Grenzspannung ebenfalls so angeordnet, daß sie die Ladungsneuverteilung vo.nehmen. Bei diesem Verfahren werden nur zwei Puffer benötigt, die Anzahl der Präzisionsbauteile erhöht sich aber auf zwei Paare von Kondensatoren bei de" Digital-Analogwandlung und drei Paare von Kondensatoren bei der Analog-Digitalwandlung. Die Genauigkeitsanforderungen erstrecken sich jedoch nur auf die Genauigkeit innerhalb eines