DE3125250A1

DE3125250A1 - Analog/digital-umsetzer

Info

Publication number: DE3125250A1
Application number: DE19813125250
Authority: DE
Inventors: Kazuo Ibaraki Kato; Shigeo Nakaminato Kuboki
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1980-06-27
Filing date: 1981-06-26
Publication date: 1982-05-27
Also published as: DE3125250C2; GB2079080A; JPS6230539B2; JPS5713813A; US4523180A; GB2079080B

Abstract

1 Bei einem Analog/Digital-Umsetzer, bei dem eine analoge Eingangsspannung in einem Vergleicher mit einer bekannten Bezugsspannung verglichen wird, die auf der Grundlage von Digitaldaten gewählt ist, die durch eine Steuerschaltung erzeugt wird, werden fortgeschriebene Digitaldaten auf der Grundlage eines Ergebnisses des Vergleiches erzeugt und wird der obige Betrieb wiederholt, um eine Digital-Umsetzung sequentiell vom höheren Bit zum niedrigeren Bit durchzuführen, wobei zwei Kondensatoren mit Kapazitäten mit vorgegebenem Verhältnis vorgesehen sind, das so bestimmt ist, dass die Anzahl der Reihenwiderstände in einer Spannungsgeneratorschaltung zum Erzeugen der Bezugsspannung auf der Grundlage der von der Steuerschaltung erzeugten Digitaldaten verringert ist, wobei eine Spannung, die an einem Verbindungspunkt zwischen den zwei Kondensatoren (18, 20) auftritt, mit dem Eingang des Vergleichers (30) gekoppelt ist, derart, dass eine Änderung der Spannung der Spannungsgeneratorschaltung (10) um ein vorgegebenes Verhältnis abhängig von der elektrischen Ladung verringert ist, die auf die beiden Kondensatoren (18, 20) verteilt ist, und an den Eingang des Vergleichers (30) angelegt wird.

Description

Die Erfindung betrifft einen Analog/Digital-Umsetzer.

Bei einem Analog/Digital-Umsetzer, bei dem eine analoge Bezugsspannung abhängig von digitalen Daten erzeugt wird, wird die analoge Bezugsspannung mit einer Eingangsspannung, die digital umzusetzen ist, verglichen, und bei dem eine Steuerschaltung abhängig vom Ergebnis des Vergleiches die Digitaldaten so ändert, dass sequentiell bezüglich Logikzuständen der Digitaldaten vom höheren Bit zu niederen Bit entschieden wird, ist eine hochgenaue Umsetzung gefordert worden, wobei auch eine Verringerung der Größe eines LSI-Umsetzers gefordert worden ist.

Zum Erhöhen der Anzahl der der Digitalumsetzung unterliegenden digitalen Bit, d.h. der Genauigkeit der Digitalumsetzung ist es notwendig, die Auflösung der Bezugspannung, die abhängig von den Digitaldaten erzeugt ist, zu erhöhen. Eine Spannungsgeneratorschaltung, die zum Erzeugen der Bezugsspannung ausgebildet ist, weist eine Reihenschaltung auf, bei der eine Anzahl von Widerständen gleichen Widerstandswertes reihengeschaltet sind, wobei eine über die Reihenschaltung gelegte Konstantspannung durch die Reihenwiderstände zur Erzeugung einer Anzahl von Teilerspannungen, die als Bezugsspannungen dienen, geteilt wird.

Zum Erhöhen der Auflösung der Bezugsspannung bei der Spannungsgeneratorschaltung mit obigem Aufbau ist eine Erhöhung der Anzahl der Teilerwiderstände notwendig. Insbesondere muss die Anzahl der Teilerwiderstände verdoppelt werden, um die Auflösung um ein Bit zu erhöhen.

Beispielsweise sind 256 Teilerwiderstände erforderlich, um eine Auflösung von 8 Bit zu erhalten, und wenn es erwünscht ist, die Auflösung um 1 Bit zu vergrößern, um eine Auflösung von 9 Bit zu erreichen, wird die Anzahl verdoppelt, wodurch sich 512 Teilerwiderstände ergeben. Deshalb belegt bei einem LSI-Analog/Digital-Umsetzer die Spannungsgeneratorschaltung unvermeidbar eine erheblich vergrößerte Chip-Fläche. Insbesondere muss zum Vergrößern der Auflösung um 1 Bit die Chip-Fläche, die durch die Spannungsgeneratorschaltung belegt ist, verdoppelt werden, mit dem Ergebnis, dass die Gesamt-Chip-Fläche, die durch die Spannungsgeneratorschaltung belegt ist, verdoppelt werden, mit dem Ergebnis, dass die Gesamt-Chip-Fläche des Analog/Digital-Umsetzers erhöht wird, wodurch die Herstellkosten erhöht werden.

Darüber hinaus beeinflusst das Bauteilgehäuse verschiedene unregelmäßige Faktoren mechanischer Spannung auf die Teilerwiderstände, die in der vergrößerten Fläche der Spannungsgeneratorschaltung verteilt sind, wodurch es schwierig wird, einen gleichförmigen Widerstandswert der Teilerwiderstände zu erhalten. Aus diesen Gründen ist es schwierig, die Genauigkeit der Digital-Umsetzung zu verbessern.

Es ist Aufgabe der Erfindung, einen Analog/Digital-Umsetzer mit aufs Äußerste verringerter Chip-Fläche anzugeben, mit dem eine hochgenaue Digital-Umsetzung erreichbar ist.

Ein Digital/Analog-Umsetzer gemäß der Erfindung weist eine Spannungsgeneratorschaltung, wie sie bisher verwendet wird, und mindestens zwei Kondensatoren auf, bei denen die elektrische Ladung derart verteilt ist, dass die Auflösung der Bezugsspannung erhöht werden kann, ohne die Anzahl der Teilerwiderstände zu erhöhen. Eines von einer Mehrzahl von Ausgangssignalen von der Spannungsgeneratorschaltung wird durch eine erste Schalteinrichtung abhängig von Digitaldaten gewählt und über diese an einen ersten Kondensator gelegt.

Eines einer Mehrzahl von Ausgangssignalen von der Spannungsgeneratorschaltung wird auch durch eine zweite Schalteinrichtung abhängig von den Digitaldaten gewählt und über diese an einen zweiten Kondensator gelegt. Der Kapazitätswert des ersten Kondensators steht zu dem des zweiten Kondensator in einer vorgegebenen Beziehung und ein Ende des ersten Kondensators ist mit einem Ende des zweiten Kondensators verbunden.

Nachdem die Anschlussspannung des ersten Kondensators auf einen vorgegebenen Wert mittels der ersten Schalteinrichtung eingestellt bzw. gesetzt ist, wird die an den zweiten Kondensator, der mit dem ersten Kondensator verbunden ist, angelegte Spannung zur Feineinstellung der Anschlussspannung des ersten Kondensators geändert, so dass eine Wirkung, die der Erzeugung verschiedener hoch aufgelöster Bezugsspannungen vergleichbar ist, erreicht werden kann. Durch Verwenden der Spannungen als die Bezugsspannungen des Analog/Digital-Umsetzers kann eine hochgenaue Digital-Umsetzung ohne Erhöhung der Anzahl der Teilerwiderstände erreicht werden.

Die Erfindung wird anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher erläutert. Es zeigen

Fig.1 ein Blockschaltbild eines Analog/Digital-Umsetzers gemäß der Erfindung,

Fig. 2 ein Schaltbild von Einzelheiten der Schalteinrichtung 14 gemäß Fig. 1,

Fig. 3 ein Schaltbild von Einzelheiten der Schalteinrichtung 16 in Fig. 1,

Fig. 4 ein Schaltbild einer Synchronsignalgeneratorschaltung, die die Steuerschaltung gemäß Fig. 1 bildet,

Fig. 5 Signalverläufe zur Erläuterung des Betriebes der Schaltung gemäß Fig. 4,

Fig. 6 ein Schaltbild einer (phi[tief]1, phi[tief]2)-Signalgeneratorschaltung die die Steuerschaltung gemäß Fig. 1 bildet,

Fig. 7 ein Schaltbild der Hauptelemente der Steuerschaltung gemäß Fig. 1,

Fig. 8 Signalverläufe zur Erläuterung des Betriebes der Steuerschaltung gemäß Fig. 1,

Fig. 9 eine Darstellung zur Erläuterung des Betriebes des Analog/Digital-Umsetzers gemäß Fig. 1,

Fig. 10 eine schematische Darstellung zur Erläuterung des Vergleicherbetriebes des Umsetzers gemäß Fig. 1.

Fig. 1 zeigt als Blockschaltbild einen Analog/Digital-Umsetzer gemäß der Erfindung.

Zum besseren Verständnis der Erfindung zeigt Fig. 1 einen bestimmten, nämlich einen 5-Bit-Analog/Digital-Umsetzer, bei dem eine 3-Bit-Genauigkeit mittels eines herkömmlichen Systems erreichbar ist, dem eine 2-Bit-Genauigkeit durch die erfindungsgemäße Ausbildung hinzugefügt ist.

Selbstverständlich ist das herkömmliche System nicht auf ein 3-Bit-System begrenzt. Die derzeitige Technologie stellt die Herstellung von 8-10-Bit-Systemen bei niedrigen Kosten sicher, wobei die Genauigkeit durch zusätzliche 2-4 Bit auf der Grundlage der erfindungsgemäßen Lehre verbessert werden kann.

Übersicht

Eine Spannungsgeneratorschaltung 10 mit einer Reihenschaltung aus Widerständen R 0 bis R 7 ist mit einer Konstantspannung V 0 von einer Gleichstromversorgung 12 versorgt. Während jeder der Widerstände R 1 bis R 6 einen festen Widerstandswert R (Omega) besitzt, besitzt der Widerstand R 0 einen Widerstandswert von R/2 (Omega) und besitzt der Widerstand R 7 einen Widerstandswert von 3R/2 (Omega).

Aufgrund dieser Widerstandswerte fallen an Verbindungspunkten N 0 bis N 7 der Widerstände Teilerspannungen ab, die an eine (erste) Schalteinrichtung 14 angelegt werden.

Abhängig von den höheren Bit A 4 bis A 2 der Digitaldaten A 4 bis A 0, die von einer Steuerschaltung 32 abgegeben werden, wählt die Schalteinrichtung 14 eines der Ausgangssignale der Spannungsgeneratorschaltung 10. Das derart gewählte Ausgangssignal, das als eine Ausgangsspannung VR 1 bezeichnet ist, wird einem MOS-Transistor TR 2 zugeführt, der als Schalter betreibbar ist. Andererseits werden die Ausgangssignale der Spannungsgeneratorschaltung 10 zum Teil einer (zweiten) Schalteinrichtung 16 zugeführt, die abhängig von den niedrigeren Bit A 1 und A 0 von der Steuerschaltung 32 eines der Ausgangssignale der Spannungsgeneratorschaltung 10 wählt. Das derart gewählte Ausgangssignal, das als Ausgangsspannung VR 2 bezeichnet ist, lädt einen Kondensator 20 auf.

Eine analoge Eingangsspannung V[tief]IN (V), das einer Digital-Umsetzung zu unterwerfen ist, lädt einen Kondensator 18 über einen Transistor TR 1 auf, der als Schalter betreibbar ist. Die analoge Eingangsspannung V[tief]IN und die Ausgangsspannung VR 1 der Schalteinrichtung 14 werden in einem Vergleicher 30 verglichen, der aus Invertern 22, 26, einem Verstärker 28, einem Kondensator 24 und MOS-Transistoren TR 3 und TR 4 besteht, und ein Vergleichsergebnis X wird der Steuerschaltung 32 zugeführt.

Auf der Grundlage des Vergleichsergebnisses X schreibt die Steuerschaltung 32 die Digitaldaten A 4 bis A 0 fort. Dieser Betrieb wird wiederholt zum sequentiellen Bestimmen jedes Bit der Digitaldaten A 4 bis A 0, bis das A 0-Bit zur Beendigung der Digital-Umsetzung bestimmt, bzw. festgelegt, ist.

Die Schalteinrichtung 14 gemäß Fig. 1 ist eine an sich übliche Schaltung, wie sie in Fig. 2 dargestellt ist. Schalter 52 bis 78, die in einem Tannenbaumnetzwerk angeordnet sind, und durch MOS-Transistoren gebildet sind, werden selektiv durch Signale durchgeschaltet, die durch die Digitaldaten A 4 bis A 2 und Inverter 80 bis 84 erzeugt sind, derart, dass eine der Teilerspannungen an den Verbindungspunkten N 7 bis N 0 gewählt ist und als Spannung VR 1 herausgeführt ist.

Einzelheiten der (zweiten) Schalteinrichtung 16 gemäß Fig. 1 sind in Fig. 3 dargestellt.

Inverter 86 und 88 und UND-Glieder 90 bis 96 bilden einen Decodierer, wobei einer von MOS-Transitoren 98 bis 104 selektiv durch die niedrigeren Bit A 1 und A 0 der Digitaldaten selektiv durchgeschaltet werden.

Einzelheiten der Steuerschaltung 32 gemäß Fig. 1 sind in den Fig. 4 bis 7 dargestellt. Fig. 4 zeigt eine Schaltung zum Erzeugen von Synchronsignalen phi 1 und phi 2, wobei NOR-Glieder 112 und 118, ein Inverter 116 und Verzögerungsschaltungen 114 und 120 abhängig von dem Ausgangssignal eines Taktgenerators 110 arbeiten. Fig. 5 zeigt Signalverläufe zur Erläuterung des Betriebes der Generatorschaltung in Fig. 4, die zur Erzeugung von Synchronsignalen phi 1 und phi 2 ausgebildet ist.

Insbesondere zeigt Fig. 5 A das Ausgangssignal des Taktgenerators 110, Fig. 5 B den Signalverlauf des Synchronsignals phi 2 und Fig. 5 C den Signalverlauf des Synchronsignals phi 1. Um zu vermeiden, dass logische "1" der Synchronsignale phi 1 und phi 2 einander überlappen, sind die Verzögerungsschaltungen 114 und 120 vorgesehen.

Daher wird eine logische "0" des Synchronsignals phi 2 an der Verzögerungsschaltung 120 verzögert und an das NOR-Glied 118 angelegt, von dem aus eine verzögerte logische "1" des Synchronsignals phi 1 erzeugt wird. Andererseits wird eine logische "0" des Synchronsignals phi 1 in der Verzögerungsschaltung 114 verzögert und an das NOR-Glied 112 angelegt, von dem eine verzögerte logische "1" des Synchronsignals phi 2 erzeugt wird. Als Ergebnis dieses Betriebes überlappen die logischen "1" der Synchronsignale phi 1 und phi 2 einander nicht.

Die Signale phi 1 und phi 2 zum Steuern der MOS-Transistoren TR 1 bis TR 4 gemäß Fig. 1 werden mittels einer Generatorschaltung gemäß Fig. 6 erzeugt.

Ein Signal SQ 0, wie es mittels einer Schaltung gemäß Fig. 7, die weiter unten erläutert wird, erzeugt wird, wird durch die Generatorschaltung gemäß Fig. 6 empfangen und über ein UND-Glied 134 an ein Flipflop 138 synchron zu dem Signal phi 2 angelegt, so dass dieses rückgesetzt wird, wodurch ein UND-Glied 132 freigegeben wird. Auf diese Weise wird das Signal phi 1 auf der Grundlage des Signals phi 1 erzeugt. Andererseits wird das Signal phi 2, das als Ausgangssignal eines ODER-Gliedes 140 auftritt, auf der Grundlage des Signals phi 2 erzeugt. Anschießend wird, wenn ein Signal SQ 2, das weiter unten mit Bezug auf Fig. 5 erläutert wird, erzeugt wird, das Flipflop 138 synchron zu dem Signal phi 2 gesetzt. Als Ergebnis wird das UND-Glied 132 gesperrt, wodurch das Ausgangssignal phi 1 von "1" auf "0" übergeht. Jedoch bleibt das Ausgangssignal phi 2 des ODER-Gliedes 140 auf "1" unabhängig vom Signal phi 2.

Fig. 7 zeigt einen Hauptteil der Steuerschaltung 32. Gemäß Fig. 7 ist, wenn alle Ausgangssignale eines 5-Bit-Schieberegisters 146, das unter den Synchronsignalen phi 1 und phi 2 arbeitet, auf "0" sind, das Ausgangssignal eines NOR-Gliedes 150 bereit, ein UND-Glied 144 freizugeben. Unter dieser Bedingung empfängt bei Anlegen eines Startsignals an einen Anschluss 142 des Schieberegisters 146 eine logische "1", die ihrerseits sequentiell durch die Synchronsignale phi 1 und phi 2 durch die jeweiligen Stufen verschoben wird, die das

Schieberegister 146 bilden.

Ausgangssignale SQ 0 bis SQ 5, die diesem Scheibesignal zuzuordnen sind, werden einem Register 170 zugeführt.

Das Ausgangssignal X des Vergleichers 30 wird andererseits den Rücksetzanschlüssen des Registers 170 über ein D-Flipflop 152 und UND-Glieder 154 bis 162 zugeführt. Abhängig von den Ausgangssignalen SQ 0 bis SQ 5 des Schieberegisters 146 und den Ausgangssignalen der UND-Glieder 154 bis 162 werden die Inhalte des Registers 170 bestimmt und werden die Digitaldaten A 4 bis A 0 festgelegt.

Wenn das Ausgangssignal SQ 5 des Schieberegisters 146 den Wert "1" einnimmt, ist die Digital-Umsetzung beendet und tritt ein die Beendigung der Digital-Umsetzung anzeigendes Signal an einem Anschluss 148 auf.

Der Betrieb der Steuerschaltung 32 ist schematisch in Fig. 8 dargestellt, und der Betrieb der Digital-Umsetzung ist schematisch in Fig. 9 dargestellt. Wie in Fig. 9 dargestellt, ist der Betrieb der Digital-Umsetzung wie er hier dargestellt ist, in 7 Hauptsequenzen Nr. 0 bis Nr. 6 aufgeteilt.

Vor der Erläuterung dieser Sequenzen beginnend mit der Sequenz Nr. 0 mit Bezug auf die Fig. 1 bis 9 wird der Vergleichsbetrieb gemäß Fig. 1 zwischen dem Ausgangssignal VR 1 der Schalteinrichtung und dem analogen Eingangssignal V[tief]IN zunächst erläutert, da dieser Betrieb allen Sequenzen gemeinsam ist.

Vergleichsbetrieb

Fig. 10 zeigt einen vergrößerten Teilausschnitt aus Fig. 1, der mit der Spannungsbeziehung zur leichteren Erläuterung des Vergleichsbetriebes versehen ist.

In Fig. 10 ist ein parasitärer Kondensator 180 dargestellt, der dem Eingangsanschluss des Inverters 22 zugeordnet ist.

1. Festlegen der Eingangs/Ausgangsspannung der Inverter 22 und 26

Wenn die Transistoren TR 3 und TR 4 durch das Signal phi 1 von der Steuerschaltung 32 durchgeschaltet sind, werden die Eingangs- und Ausgangsanschlüsse jedes Inverters 22 und 26 kurzgeschlossen. Folglich ist der Eingang/Ausgangsanschluss jedes der Inverter 22 und 26 auf eine Schwellenspannung festgelegt, die dem Inverter 22 bzw. 26 inhärent ist. Insbesondere wird unter der Annahme, dass die Inverter 22 und 26 Schwellenspannungen VS 1 bzw. VS 2 besitzen, eine Spannung VL über dem Kondensator 180 zu VS 1. Eine Spannung über dem Kondensator 24 wird andererseits zu einer Differenzspannung zwischen den Schwellenspannungen VS 1 und VS 2. Auf diese Weise werden, abhängig von dem Signal phi 1, die Eingangs/Ausgangs-Spannungen der Inverter 22 und 26 auf deren Schwellenspannungen festgelegt.

Es sei erwähnt, dass die Schwellenspannungen des Inverters 22 der Schwellenspannung des Vergleichers 30 entspricht.

2. Abtasten der Analogspannung V[tief]IN

Das Signal phi 1 schaltet auch den MOS-Transistor TR 1 durch, und der Generator 180 wird abhängig von der analogen Eingangsspannung V[tief]IN aufgeladen. Da die Anschlussspannung VL des Kondensators 180 auf die Schwellenspannung VS 1 des Inverters 22 festgelegt ist, wird eine Spannung VJ über dem Kondensator 18 zu einer Differenzspannung VN=V[tief]IN-VS 1 zwischen der Eingangsspannung V[tief]IN und der Schwellenspannung VS 1. Das heißt, wenn das Signal phi 1 an die MOS-Transistoren TR 1, TR 3 und TR 4 angelegt wird, nimmt der Eingangsanschluss des Inverters 22 die Schwellenspannung ein, und hält der Kondensator 18 die Differenzspannung zwischen der Eingangsspannung V[tief]IN und der Schwellenspannung des Vergleichers 30 bei.

Das Ausgangssignal VR 2 der Schalteinrichtung 16 wird andererseits konstant gehalten, um eine Spannung VR über dem Kondensator 20 zu erreichen, die die Differenz zwischen der Spannung VR 2 und der Schwellenspannung des Vergleichers 30 ist.

3. Vergleichsbetrieb zwischen der Eingangsspannung V[tief]IN und der Ausgangsspannung VR 1 der Schalteinrichtung 14

Als nächstes werden, wenn der Logikzustand des Signals phi 1 auf "0" übergeht, die Transistoren TR 1, TR 3 und TR 4 gesperrt. Danach tritt das Signal phi 2 auf und schaltet den MOS-Transistor TR 2 durch, wobei die Spannung VR 1 an den Kondensator 18 angelegt ist. Wenn die Spannung VR 1 größer als die Eingangsspannung V[tief]IN ist, überschreitet die Anschlussspannung VL des Kondensators 180 die Schwellenspannung VS 1 des Vergleichers 30, wodurch ein Vergleichsausgangssignal X auf dem Logikpegel "1" erzeugt wird. Wenn andererseits die Spannung VR 1 kleiner als die Eingangsspannung V[tief]IN ist, sinkt die Anschlussspannung VL des Kondensators 180 unter die Schwellenspannung VS 1 des Vergleicher 30 ab, wodurch ein Vergleichsausgangssignal X auf dem Logikpegel "0" erzeugt wird.

4. Korrektur der Bezugsspannung auf der Grundlage der Änderung der Spannung VR 2

Der vorstehende Vergleichsbetrieb wurde unter der Annahme erläutert, dass die Spannung VR 2, die an den Kondensator 20 angelegt ist, festliegt und dass lediglich die Spannung VR 1 mit der Eingangsspannung V[tief]IN verglichen wird.

Bei der folgenden Erläuterung wird jedoch die Spannung VR 2 geändert. Zunächst werden die MOS-Transistoren TR 1, TR 3 und TR 4 durch das Signal phi 1 durchgeschaltet, um sicherzustellen, dass der Kondensator 18 die Differenzspannung zwischen der Schwellenspannung VS 1 des Vergleichers 30 und der Eingangsspannung V[tief]IN hält.

Dann werden die Transistoren TR 1, TR 3 und TR 4 gesperrt und der Transistor TR 2 durchgeschaltet durch das Signal phi 2. Die vorgehenden Betriebsschritte sind die gleichen wie sie zuvor erläutert worden sind.

Da die an den Transistor TR 2 angelegte Spannung VR 1 kleiner ist als die Eingangsspannung V[tief]IN, fällt die Anschlussspannung VL des Kondensators 180 unter die Schwellenspannung VS 1 des Vergleichers 30 ab. Die Ausgangsspannung VR 2 der zweiten Schalteinrichtung 16 wird nun erhöht.

Dies erhöht die Eingangsspannung zum Vergleicher 30, d.h. die Anschlussspannung VL. Folglich beurteilt der Vergleichsbetrieb nun, ob die erhöhte Spannung VL die Schwellenspannung VS 1 des Vergleichers 30 erreicht oder nicht.

Es sei nun angenommen, dass die Kapazität des Kondensators 20 die Hälfte der Kapazität des Kondensators 18 ist, und die Kapazität des Kondensators 180 vernachlässigbar ist.

Daraus folgt nun, dass die elektrische Ladung durch die Kondensatoren 18 und 20 derart aufgeteilt ist, dass eine Änderung der Anschlussspannung des Kondensators 20 aufgrund einer Änderung der Spannung VR 2 die Hälfte der Änderung in der Anschlussspannung des Kondensators 18 ist, wodurch sich eine Erhöhung der Eingangsanschlussspannung des Vergleichers 30 ergibt. Durch Erhöhen der Anschlussspannung des Kondensators 20 und Ändern der Ladungsverteilung an den Kondensatoren 20 und 18 auf diese Weise kann die Eingangsspannung VL zum Vergleicher 30 geändert werden. Der sich aus einer derartigen Änderung ergebende Effekt ist vergleichbar mit demjenigen, der durch Ändern der Ausgangsspannung VR 1 der Schalteinrichtung 14 erhalten wird. Zusätzlich ist die Änderung der Spannung VR 2 vorteilhaft gegenüber der Änderung der Spannung VR 1, dadurch, dass es möglich ist, die Eingangsspannung VL zum Vergleicher 30 mit kleinerer Breite zu ändern, als die Spannungsänderungsbreite bei der Spannungsgeneratorschaltung 10 gemäß Fig. 1.

Weiter kann durch Wählen des Verhältnisses zwischen Kapazitäten der Kondensatoren 20 und 18 derart, dass sie beispielsweise 1:2, 1:4 oder 1:8 beträgt, die Spannungsänderungsbreite des Vergleichers 30 in geeigneter Weise richtig gesteuert werden.

5. Feineinstellung der Eingangsspannung zum Vergleicher 30

Wie erläutert, erreicht die Änderung der Eingangsspannung VR 2 bei der Schalteinrichtung 16 gemäß Fig. 1, dass die Eingangsspannung zum Vergleicher 30 sich mit einer Rate bzw. mit einem Verhältnis ändert, das durch das Verhältnis zwischen den Kapazitäten der Kondensatoren 20 und 18 bestimmt ist. Ein geringster Änderungswert der Ausgangsspannung VR 2 der Schalteinrichtung 16 entspricht einer geringsten Spannung der Spannungsgeneratorschaltung 10. Diese Beziehung ermöglicht es, am Eingangsanschluss des Vergleichers 30 eine Spannung zu erzeugen, die sich mit einem kleineren Änderungswert ändern kann als die geringste Spannung bzw. Minimumspannung der Spannungsgeneratorschaltung 10, wodurch die Wirkung auftritt, die äquivalent derjenigen ist, die durch Erhöhen der Anzahl der Teilerspannungen an der Spannungsgeneratorschaltung erhalten wird.

Der den Sequenznummern entsprechende Betrieb wird nun ausführlich mit Bezug auf die Fig. 8 und 9 näher erläutert.

Sequenz Nr. 0

Ein Startimpuls oder eine Anforderung für Digital-Umsetzung wie gemäß Fig. 8 wird der Steuerschaltung 32 über den Anschluss 142 gemäß Fig. 7 zugeführt. Dieser Startimpuls wird dann dem Schieberegister 146 über das UND-Glied 144 zugeführt. Dieses UND-Glied 144 wird durch das Ausgangssignal des NOR-Glieds 150 nur dann freigegeben, wenn alle Ausgangssignale des Schieberegisters 146 auf "0" sind. Wenn mindestens eines der Ausgangssignale des Schieberegisters 146 auf "1" ist, was anzeigt, dass die Digital-Umsetzung im Fortschreiten ist, wird das UND-Glied 144 gesperrt, um eine Übertragung des Startimpulses zu dem Schieberegister 146 zu verhindern. Selbst wenn der Startimpuls ein längerer Impuls ist, treten kein Betriebsfehler auf, weil das UND-Glied 144 zum Beginn des Empfanges des Startimpulses durch das Schieberegister 146 gesperrt wird, weshalb das Ausgangssignal des UND-Gliedes 144 nach einer vorgegebenen Dauer verschwindet.

Sequenz Nr. 1

Das Ausgangssignal SQ 0 des Schieberegisters 146 nimmt den Wert "1" ein und das Register 170 hält "10000". Folglich nehmen die Digitaldaten A 4 bis A 2, die der Schalteinrichtung 14 zugeführt werden, den Wert "100" ein. Als Ergebnis wird eine Teilerspannung am Verbindungspunkt N 4 in der Spannungsgeneratorschaltung 10 durch die Schalter 76, 70 und 58 ausgewählt und als Ausgangsspannung VR 1 abgegeben. Andererseits nehmen die Digitaldaten A 1 und A 0, die der Schalteinrichtung 14 zugeführt sind, den Wert "00" ein, so dass eine Teilerspannung am Verbindungspunkt N 1 durch das UND-Glied 96 und den MOS-Transistor 104 gewählt wird und als Ausgangsspannung VR 2 abgegeben wird.

In der erläuterten Weise wird die Eingangsspannung V[tief]IN dem Kondensator 18 abhängig vom Signal phi 1 zugeführt und speichert der Kondensator 18 die Differenzspannung bezüglich der Schwellenspannung des Vergleichers 30.

Anschließend wird abhängig vom Signal phi 2 die Spannung VR 1 dem Kondensator 18 über den Transistor TR 2 zugeführt und wird die Eingangsspannung V[tief]IN mit der Teilerspannung am Verbindungspunkt N 4 verglichen.

Unter der Annahme, dass die Größe der Eingangsspannung V[tief]IN zwischen den Teilerspannungen an den Verbindungspunkten N 5 und N 6 wie in Fig. 9 dargestellt liegt, erreicht, dass die Eingangsspannung V[tief]IN die Teilerspannung am Verbindungspunkt N 4 übersteigt, dass der Vergleicher 30 ein Ausgangssignal X auf "1" erzeugt.

Sequenz Nr. 2

Abhängig vom Anstieg des Synchronsignals phi 1 wird das Ausgangssignal X des Vergleichers 30 in das D-Flipflop 152 gesetzt und wird eine logische "0" von einem Rücksetzausgangsanschluss Q[mit Oberstrich] des Flipflops 152 an das UND-Glied 134 angelegt. Daher wird, bei gesperrtem UND-Glied 154, das Signal A 4 in das Register 170 zur Speicherung dahin gesetzt. Auf diese Weise ist das fünfte Bit eines digitalen Ausgangssignals bestimmt worden.

Wie in der Sequenz Nr. 1 hält, wenn die Transistoren TR 1, TR 3 und TR 4 durch das Signal phi 1 durchgeschaltet sind, der Kondensator 18 wieder die Differenzspannung zwischen der Eingangsspannung V[tief]IN und der Schwellenspannung.

In der Steuerschaltung 32 wird andererseits das Ausgangssignal SQ 1 des Schieberegisters 146 in das Register 170 gesetzt und nimmt das Ausgangssignal des Registers 170 den Wert "11000" ein. Die Schalter 76, 68 und 54 der Schalteinrichtung gemäß Fig. 2 werden dann durchgeschaltet, und eine Teilerspannung am Verbindungspunkt N 6 der Spannungsgeneratorschaltung wird wie die Spannung VR 1 an den Transistor TR 2 angelegt. Als Ergebnis wird die Eingangsspannung V[tief]IN mit der Teilerspannung am Verbindungspunkt N 6 verglichen. Wie in Fig. 9 dargestellt, überschreitet die Teilerspannung am Verbindungspunkt N 6 die Eingangsspannung V[tief]IN, weshalb das Vergleichsausgangssignal X zu "0" wird.

Sequenz Nr. 3

Abhängig vom Anstieg des Synchronsignals phi 1 wird das Ausgangssignal X des Vergleichers 30 in das D-Flipflip 152 gesetzt und wird das Ausgangssignal Q[mit Oberstrich] zu "1".

Als Ergebnis setzt das UND-Glied 156 das Ausgangssignal A 3 des Registers 170. Die Transistoren TR 1, TR 3 und TR 4 werden durch das Signal phi 1 durchgeschaltet und die Eingangsspannung V[tief]IN wird durch den Kondensator 18 abgetastet. Andererseits wird das Ausgangssignal SQ 3 des Schieberegisters 146 zu "1" und bringt das Ausgangssignal A 2 des Registers 170 auf eine logische "1".

Als Ergebnis nimmt das Ausgangssignal des Registers 170 den Wert "10100" an. Die Schalter 76, 70 und 56 gemäß Fig. 2 werden dann durchgeschaltet, und eine Teilerspannung am Verbindungspunkt N 5 wird als Ausgangsspannung VR 1 an den Transistor TR 2 angelegt. Daher wird, wenn der Transistor TR 2 durch das Signal phi 2 durchgeschaltet wird, die Eingangsspannung V[tief]IN mit der Teilerspannung am Verbindungspunkt N 5 verglichen. Wie in Fig. 9 dargestellt, überschreitet die Eingangsspannung V[tief]IN die Teilerspannung am Verbindungspunkt N 5 und wird daher das Vergleichsausgangssignal X zu "1". Dieser Zustand zeigt an, dass die Eingangsspannung VL zum Vergleicher 30 unter der Schwellenspannung des Vergleichers 30 ist.

Wie in Fig. 6 dargestellt, setzt das Ausgangssignal SQ 2 des Schieberegisters 146 das Flipflip 138 so, dass das Signal phi 1 abgetrennt wird und das Signal phi 2 auf "1" gehalten wird. Deshalb wird der Transistor TR 2 durchgeschalten gehalten wodurch die Transistoren TR 1, TR 3 und TR 4 gesperrt gehalten werden.

Sequenz Nr. 4

Abhängig vom Anstieg des Synchronsignals phi 1 wird das Vergleichsausgangssignal X in das D-Flipflop 152 gesetzt und wird dessen Ausgangssignal Q[mit Oberstrich] zu "0".

Als Ergebnis bleibt das Ausgangssignal A 2 des Registers 170 auf "1". Folglich werden an die Schalteinrichtung 14 angelegten Digitaldaten A 4 bis A 2 auf "101" festgelegt und wird die Spannung VR 1 auf die Teilerspannung am Verbindungspunkt N 5 festgelegt. Zusätzlich werden die Ausgangsignale A 1 und A 0 des Registers 170 zu "10". Daher ändert sich das Ausgangssignal VR 2 der Schalteinrichtung 16 von der Teilerspannung am Verbindungspunkt N 1 auf die Teilerspannung am Verbindungspunkt N 3.

Als Ergebnis steigt die Eingangsspannung VL zum Vergleicher 30 um die halbe Spannungsdifferenz zwischen zwei benachbarten Verbindungspunkten der Verbindungspunkte N 1 bis N 7 an. Dies simuliert den Effekt, bei dem die Eingangsspannung V[tief]IN mit einer Zwischenspannung zwischen den Verbindungspunkten N 5 und N 6 verglichen wird.

Unter dieser Bedingung überschreitet die Zwischenspannung zwischen den Verbindungspunkten N 5 und N 6 die Eingangsspannung V[tief]IN, weshalb die Eingangsspannung VL zum Vergleicher 30 die Schwellenspannung VS 1 überschreitet, wodurch erreicht wird, dass der Vergleicher 30 das Vergleichsergebnis von "0" erzeugt.

Sequenz Nr. 5

Abhängig vom Anstieg des Synchronsignals phi 1 wird das Vergleichsergebnis X in das D-Flipflop 152 gesetzt und wird das Ausgangssignal Q[mit Oberstrich] des D-Flipflips 152 zu "1".

Folglich wird das Ausgangssignal A 1 des Registers 170 rückgesetzt und nimmt den Wert "0" ein.

Da das Ausgangssignal SQ 4 des Schieberegisters 146 in das Register 170 gesetzt wird, nehmen auch die Ausgangssignale A 1 und A 0 des Registers 170 den Wert "01" ein. Der MOS-Transistor 102 gemäß Fig. 3 wird dann durchgeschaltet und das Ausgangssignal VR 2 der Schalteinrichtung 16 wird auf eine Teilerspannung am Verbindungspunkt N 2 verringert. Folglich wird die Eingangsspannung VL zum Vergleicher 30 um ein Viertel der Spannung für die Sequenz Nr. 4 verringert (der Zwischenspannung zwischen den Verbindungspunkten N 3 und N 2).

Folglich ist die Größe dieser Eingangsspannung VL gleich der einer Vergleichereingangsspannung die erhalten wird, wenn eine Spannung, die um (1/4) X höher ist als die Teilerspannung am Verbindungspunkt N 5 (Zwischenspannung zwischen den Verbindungspunkten N 5 und N 6), als Spannung VR 1 angelegt wird. Daher wird die Eingangsspannung V[tief]IN mit der Spannung verglichen, die höher als die Teilerspannung am Verbindungspunkt N 5 um ein Vierteil einer Zwischenspannung zwischen den Verbindungspunkten N 5 und N 6 ist.

Unter dieser Bedingung erzeugt der Vergleicher 30 ein Ausgangssignal X, das auf "1" ist.

Sequenz Nr. 6

Angängig vom Anstieg des Synchronsignals phi 1 wird das Ausgangssignal X des Vergleichers 30 in das D-Flipflop 132 gesetzt und wird das Ausgangssignal Q[mit Oberstrich] zu "0".

Dann bleibt selbst beim Auftreten des Ausgangssignals SQ 5 des Schieberegisters 146 das UND-Glied 162 gesperrt und wird das Ausgangssignal A 0 des Registers 170 nicht rückgesetzt und bleibt unverändert. Ein Signal das die Beendigung der Digital-Umsetzung anzeigt, wird vom Ausgangsanschluss 148 herausgeführt. Zu diesem Zeitpunkt entsprechen die Daten, die in dem Register 170 gespeichert sind, einem Analog/Digital-Umsetzerwert, der bei diesem Ausführungsbeispiel auf "10101" ist.

Wie erläutert, ist es bei diesem Ausführungsbeispiel möglich, selbst mit einer Spannungsgeneratorschaltung, die aus einer Reihenschaltung mit einer Anzahl an Widerständen in Übereinstimmung mit der herkömmlichen 3-Bit-Genauigkeit möglich, eine Digital-Umsetzung mit 5 Bit zu erreichen. Insbesondere erfordert das herkömmliche System 32 Widerstände, um eine 5-Bit-genaue Digital-Umsetzung zu erreichen.

Im Gegensatz dazu genügen bei dem erläuterten Ausführungsbeispiel 8 Widerstände für den gleichen Zweck.

Daher ist durch die Erfindung eine erhebliche Verringerung der Anzahl der Widerstände möglich, die in der Spannungsgeneratorschaltung verwendet werden.

Selbstverständlich sind noch andere Ausführungsformen möglich.

Claims

1. Analog/Digital-Umsetzer, mit

einem Spannungsgenerator mit einer Reihenschaltung aus vielen in Reihe geschalteten Widerständen, an die eine Konstantspannung angelegt ist zum Erzeugen vieler Teilerspannungen aufgrund der Teilung der Konstantspannung durch jeden der Reihenwiderstände,

einer ersten Schalteinrichtung, die die von dem Spannungsgenerator erzeugten Teilerspannungen empfängt und die abhängig von einer höheren Bitgruppe von Digitaldaten, die aus einer höheren Bitgruppe und einer unteren Bitgruppe bestehen, eine der Teilerspannungen auswählt und ausgibt, einer Eingangsschaltung, die eine analoge Eingangsspannung empfängt, die der Digitalumsetzung zu unterwerfen ist,

einem ersten Kondensator, dessen eines Ende mit der Eingangsschaltung über einen ersten Transistor und der ersten Schalteinrichtung über einen zweiten Transistor verbunden ist,

einem Vergleicher, der mit dem anderen Ende des ersten Kondensators verbunden ist, und

einer Steuerschaltung, die fortgeschriebene Digitaldaten aufgrund eines Ausgangssignals des Vergleichers erzeugt, wobei erster und zweiter Transistor sequentiell durchgeschaltet werden, damit der Vergleicher die durch die Eingangsschaltung empfangene Eingangsspannung mit der einen Teilerspannung vergleicht, die durch die erste Schalteinrichtung gewählt ist,

gekennzeichnet durch

eine zweite Schalteinrichtung (16), die abhängig von der unteren Bitgruppe der Digitaldaten eine der Teilerspannungen des Spannungsgenerators (10) wählt, und

einen zweiten Kondensator (20), der mit dem ersten Kondensator (18) verbunden ist und der mit einem Ausgangssignal der zweiten Schalteinrichtung (16) aufgeladen ist.

2. Analog/Digital-Umsetzer nach Anspruch 1, dadurch gekennzeichnet,

dass der zweite Kondensator (20) einen Kapazitätswert besitzt, der durch ein vorgegebenes Verhältnis zu einem Kapazitätswert des ersten Kondensators (18) abhängig von der Bitzahl der unteren Bitgruppe der Digitaldaten bestimmt ist.

3. Analog/Digital-Umsetzer nach Anspruch 2, dadurch gekennzeichnet,

dass der zweite Kondensator (20) einen Kapazitätswert von C/2[hoch]N besitzt, wobei N die Bitzahl der unteren Bitgruppe der Digitaldaten und C einen Kapazitätswert des ersten Kondensators (18) wiedergeben.

4. Analog/Digital-Umsetzer nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet,

dass ein Ende des zweiten Kondensators (20) mit der zweiten Schalteinrichtung (16) verbunden ist und das andere Ende des zweiten Kondensators (20) mit dem anderen Ende des ersten Kondensators (18) verbunden ist.

5. Analog/Digital-Umsetzer nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet,

dass die Anzahl der Reihenwiderstände (R 0 R 7) auf der Grundlage der Bitzahl der höheren Bitgruppe der Digitaldaten bestimmt ist und dass die zweite Schalteinrichtung (16) eine Anzahl der Teilerspannungen, die durch die Reihenwiderstände (R 0 R 7) erzeugt werden, empfängt, wobei die Anzahl auf der Grundlage der Bitzahl der unteren Bitgruppe der Digitaldaten bestimmt ist.

6. Analog/Digital-Umsetzer nach einem der Ansprüche 1 bis 5 dadurch gekennzeichnet,

dass der Vergleicher (30) mindestens eine Anfangsstufe einschließlich eines Inverters (22) und eines dritten Transistors (TR 3), der zum Kurzschließen des Inverters (22) betreibbar ist, aufweist, wobei der dritte Transistor (TR 3) durchschaltbar ist, wenn mindestens einer von erstem und zweitem Transistor (TR 1, TR 2) durchgeschaltet ist.