JPS59193621A - デジタル−アナログ変換回路 - Google Patents
デジタル−アナログ変換回路Info
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- JPS59193621A JPS59193621A JP58068082A JP6808283A JPS59193621A JP S59193621 A JPS59193621 A JP S59193621A JP 58068082 A JP58068082 A JP 58068082A JP 6808283 A JP6808283 A JP 6808283A JP S59193621 A JPS59193621 A JP S59193621A
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- switches
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/808—Simultaneous conversion using weighted impedances using resistors
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路で構成した逐次比較形アナロ
グーデジタル変換器に適するデジタル−アナログ変換回
路に関する。
グーデジタル変換器に適するデジタル−アナログ変換回
路に関する。
たとえば逐次比較形アナログーデジタル変換器ではデジ
タル信号に応じて比較基準となるアナログ信号を発生す
るデジタル−アナログ(以下D/Aと略称する)変換回
路を必要とする。第1図は従来のこの種のD/A変換回
路の一例を示すブロック図で半導体集積回路化に適した
ストリング抵抗方式のものである。図中Vは基葦電圧源
で基準電圧Vrefを出力し、n個の抵抗r1〜rnを
直列に、ストリング状に接続した直列回路の両端に印訓
するようにしている。そして各抵抗r1〜rnによる分
圧電圧Vo−vnをスイッチS o”” Snを介して
アナログ出力端子AOUTに接続している。そして上記
スイッチ5o−8nを外部から与えられるデジタル入力
Dinに応じて単一スイッチ選択論理回路SELにより
選択的にオンさせるようにしている。したがって、上記
スイッチ5o−8nはデジタル入力Dinの内容に個個
に対応することになシデジタル入力Dinのビット数の
増加とともに回路規模も飛躍的に太きくな9、半導体集
積回路ではチップ面積の増大は避けられなかった。すな
わち冗長のない場合、デジタル入力Din8ビットでは
スイッチ数は256個、9ビツトではスイッチ数は51
2個、さらに10ビツトではスイッチ数は1021fl
となシデジタル入力Jnのど、ト数を増加すると必要な
スイッチ数は著るしく大きくなる。
タル信号に応じて比較基準となるアナログ信号を発生す
るデジタル−アナログ(以下D/Aと略称する)変換回
路を必要とする。第1図は従来のこの種のD/A変換回
路の一例を示すブロック図で半導体集積回路化に適した
ストリング抵抗方式のものである。図中Vは基葦電圧源
で基準電圧Vrefを出力し、n個の抵抗r1〜rnを
直列に、ストリング状に接続した直列回路の両端に印訓
するようにしている。そして各抵抗r1〜rnによる分
圧電圧Vo−vnをスイッチS o”” Snを介して
アナログ出力端子AOUTに接続している。そして上記
スイッチ5o−8nを外部から与えられるデジタル入力
Dinに応じて単一スイッチ選択論理回路SELにより
選択的にオンさせるようにしている。したがって、上記
スイッチ5o−8nはデジタル入力Dinの内容に個個
に対応することになシデジタル入力Dinのビット数の
増加とともに回路規模も飛躍的に太きくな9、半導体集
積回路ではチップ面積の増大は避けられなかった。すな
わち冗長のない場合、デジタル入力Din8ビットでは
スイッチ数は256個、9ビツトではスイッチ数は51
2個、さらに10ビツトではスイッチ数は1021fl
となシデジタル入力Jnのど、ト数を増加すると必要な
スイッチ数は著るしく大きくなる。
しかして高精度のD/A変換を行なうためにはデジタル
入力Dinのビット数を多くする必要がちシ、それによ
って回路規模が著るしく増大し、チップ面積の増加によ
るコストの上昇、スイッチ数の増加による寄生容景の総
和の増大、それによるデジタル人力り、nの変化時のア
ナログ出力の変化の遅延、すなわちセトリングタイムの
増大等の機能低下を招く問題があった。
入力Dinのビット数を多くする必要がちシ、それによ
って回路規模が著るしく増大し、チップ面積の増加によ
るコストの上昇、スイッチ数の増加による寄生容景の総
和の増大、それによるデジタル人力り、nの変化時のア
ナログ出力の変化の遅延、すなわちセトリングタイムの
増大等の機能低下を招く問題があった。
本発明は上記の事情に鑑みてなされたものでMO8形半
導体集積回路に適し、デジタル入力のビット数を増加し
て高精度のアナログ変換を行なうようにしてもチップ面
積は小さくできしかもアナログ出力端子の寄生容量の増
加することなく高速動作全行なえるデジタル−アナログ
変換回路全提供することを目的とするものである。
導体集積回路に適し、デジタル入力のビット数を増加し
て高精度のアナログ変換を行なうようにしてもチップ面
積は小さくできしかもアナログ出力端子の寄生容量の増
加することなく高速動作全行なえるデジタル−アナログ
変換回路全提供することを目的とするものである。
すなわち本発明は、基準電圧をストリング状の抵抗で分
圧し、この分圧電圧をデジタル人力に応じて選択的にオ
ンするスイッチを介して出力するものに2いて上記デジ
タル入力の内容に応じて複数のスイッチを同時にオンさ
せることを特徴とするものである。
圧し、この分圧電圧をデジタル人力に応じて選択的にオ
ンするスイッチを介して出力するものに2いて上記デジ
タル入力の内容に応じて複数のスイッチを同時にオンさ
せることを特徴とするものである。
以下本発明の、一実施例を第1図と同一部分に面一符号
を付与して第2図に示すブロック図を参照して詳細に説
明する。なおこの実施例では8ビツトのデジタル入力D
inに対応する分圧電圧Vo−V256を9ビツトのデ
ジタル入力Dinに対応してD/A変換するものについ
て説明する。
を付与して第2図に示すブロック図を参照して詳細に説
明する。なおこの実施例では8ビツトのデジタル入力D
inに対応する分圧電圧Vo−V256を9ビツトのデ
ジタル入力Dinに対応してD/A変換するものについ
て説明する。
第2図において基準電圧源Vから出力する基準電圧Vr
efをストリング状に直列接続にした抵抗r1〜r25
6の両端に印加し8ビツト分解能に対応した分圧電圧V
O”””V256を得る。そしてこの分圧電圧vo〜■
256をそれぞれスイッチSO〜5256を介してアナ
ログ出力端子AOUTに接続する。
efをストリング状に直列接続にした抵抗r1〜r25
6の両端に印加し8ビツト分解能に対応した分圧電圧V
O”””V256を得る。そしてこの分圧電圧vo〜■
256をそれぞれスイッチSO〜5256を介してアナ
ログ出力端子AOUTに接続する。
そして上記各スイッチSO〜8256はスイッチ制御卸
信号GO−0256によってオン、オフ制御を行なう。
信号GO−0256によってオン、オフ制御を行なう。
ここで上記各スイッチ制御信号GO〜G256は9ビツ
トのデジタル入力DO〜DBのビット1乃至ピット9の
デジタル入力D1〜D8を与えられるスイッチ選択論理
回路SELから出力される。このスイッチ選択論理回路
SEL f’j 8ビツトのデジタル人力からその内容
に応じて256の出力の一つを態動状態とするデコーダ
である。そして各スイッチS o = 8256に対応
する8人力のアンドグー) And o〜And 25
6を設け、これらの各入力を各デジタル入力り。−DB
およびその反転信号り、%D、に選択的に接続するよう
にしている。そしてデジタル人力Dinの最も軽いピッ
)Doをアンドグー) AND r〜AND 256の
各一方の入力へ与え、この他方の入力へスイッチ選択論
理回路SELの各アンドダートAHd O% And
255の出力をスイッチ選択信号AO〜A255として
出力する。そして各アンドダートAND 1 = AN
D zssの出力をオアダートOR,〜0−R256の
各一方の入力へ与え、この各他方の入力へスイッチ選択
論理回路SELの各アンドグー) And O−An’
d assの出力を与えるようにしている。そして上記
各オア’f −) ORt〜0R255の出力によシ各
スイッチ81〜5255へ与えてその接点をオン、オフ
制御するようにしている。またスイッチ選択論理回路S
ELのアンドダートAndoの出力をスイッチSoへ直
接に与えてその接点をオン、オフ制御する。また、アン
ドダートAND 258の出力によって、スイッチ52
56の接点tオン、オフ制御するようにしている。しか
して上記各アンドグー) AND H〜AND 256
およびオアグー)OR1〜0R255からなる論理制御
回路RCLは8ビツトのデジタル入力D1〜D8に対[
7,28個すなわち256個の抵抗r1〜r256から
なるストリング状の分圧回路からスイッチ80”””5
256によシ特定の分圧電圧を選択するとともに、残シ
の1ビツトの拡張されたプ゛ノタル人力Doに対し、そ
の値に応じて選択されたスイッチに隣接する冒い分圧電
圧に対応するスイッチを同時にオンさせ、これら2個の
スイッチを介してそれぞれ取り出される分圧電圧の中間
電圧を得ることができるようにしている。したがって上
記実施例によれば8ビツト分M% 能のストリング状の
直列抵抗およびスイッチを用いて、9ビツトのデジタル
入力の精度でアナログ変換を行なうことができる。そし
て、回路規模は8ビツト分解能のものとほぼ同等でよく
、第1図に示すような従来の回路構成による9ビツト分
解能のものに比してその規模は略半分にできる。
トのデジタル入力DO〜DBのビット1乃至ピット9の
デジタル入力D1〜D8を与えられるスイッチ選択論理
回路SELから出力される。このスイッチ選択論理回路
SEL f’j 8ビツトのデジタル人力からその内容
に応じて256の出力の一つを態動状態とするデコーダ
である。そして各スイッチS o = 8256に対応
する8人力のアンドグー) And o〜And 25
6を設け、これらの各入力を各デジタル入力り。−DB
およびその反転信号り、%D、に選択的に接続するよう
にしている。そしてデジタル人力Dinの最も軽いピッ
)Doをアンドグー) AND r〜AND 256の
各一方の入力へ与え、この他方の入力へスイッチ選択論
理回路SELの各アンドダートAHd O% And
255の出力をスイッチ選択信号AO〜A255として
出力する。そして各アンドダートAND 1 = AN
D zssの出力をオアダートOR,〜0−R256の
各一方の入力へ与え、この各他方の入力へスイッチ選択
論理回路SELの各アンドグー) And O−An’
d assの出力を与えるようにしている。そして上記
各オア’f −) ORt〜0R255の出力によシ各
スイッチ81〜5255へ与えてその接点をオン、オフ
制御するようにしている。またスイッチ選択論理回路S
ELのアンドダートAndoの出力をスイッチSoへ直
接に与えてその接点をオン、オフ制御する。また、アン
ドダートAND 258の出力によって、スイッチ52
56の接点tオン、オフ制御するようにしている。しか
して上記各アンドグー) AND H〜AND 256
およびオアグー)OR1〜0R255からなる論理制御
回路RCLは8ビツトのデジタル入力D1〜D8に対[
7,28個すなわち256個の抵抗r1〜r256から
なるストリング状の分圧回路からスイッチ80”””5
256によシ特定の分圧電圧を選択するとともに、残シ
の1ビツトの拡張されたプ゛ノタル人力Doに対し、そ
の値に応じて選択されたスイッチに隣接する冒い分圧電
圧に対応するスイッチを同時にオンさせ、これら2個の
スイッチを介してそれぞれ取り出される分圧電圧の中間
電圧を得ることができるようにしている。したがって上
記実施例によれば8ビツト分M% 能のストリング状の
直列抵抗およびスイッチを用いて、9ビツトのデジタル
入力の精度でアナログ変換を行なうことができる。そし
て、回路規模は8ビツト分解能のものとほぼ同等でよく
、第1図に示すような従来の回路構成による9ビツト分
解能のものに比してその規模は略半分にできる。
したがって、集積回路化する際にチップ面積の増加はほ
とんどなく、寸たスイッチ数も増加しないのでアナログ
出力端子の寄生容量の増加もなく、セトリングタイムを
短くでき高速動作を行なうことができる。
とんどなく、寸たスイッチ数も増加しないのでアナログ
出力端子の寄生容量の増加もなく、セトリングタイムを
短くでき高速動作を行なうことができる。
なお上記実施例では、スイッチSo −Snは1個また
は2個が同時にオンすることになる。したがって各スイ
ッチ5o−8nのオン抵抗はできるだけ同一抵抗値とな
るようにし、かつこの値全分圧電圧の最小単位を決める
抵抗の値よシも大きくする必要がある。
は2個が同時にオンすることになる。したがって各スイ
ッチ5o−8nのオン抵抗はできるだけ同一抵抗値とな
るようにし、かつこの値全分圧電圧の最小単位を決める
抵抗の値よシも大きくする必要がある。
このようにすれば、デジタル入力り、〜D8は、たとえ
ばストレートバイナリコードで与えられるとすると、デ
ジタル値が1つずつ増大すす るにしたがって、□(最大電圧−基底電圧)9−1 の電圧をアナログ変換出力として得ることができる。す
なわちデジタル入力の上位8ビツトで決まる分圧電圧を
Vnとし、これを取シ出すスイッチヲSnとし、このス
イッチSnをオンさせるスイッチ制御信号Anが能動状
態にあるとする。ここでデジタル入力D1nの最下位ピ
ッ)Doの状態に応じて、これが非能動値であれば上記
スイッチSnだけをオンさせるようにスイッチ制御信号
Gnが能動状態となシ、他のスイッチは全て、オフし、
分圧電圧Vnが出力される。また上記最下位ビットDo
の状態が能動値であれば、上記スイッチSnおよび隣接
する高い分圧電圧vn+1に対応するスイッチSn+1
f同時にオンさせるようにスイッチ制御信号Gn、G
n+1が能動状態になる。したがって、この場合、谷ス
イッチso〜5256のオン抵抗は含て弄しくその値f
f:Rとすればその状態は第3図に示すようになる。す
なわちここでも抵抗rl”r256の値がスイッチs。
ばストレートバイナリコードで与えられるとすると、デ
ジタル値が1つずつ増大すす るにしたがって、□(最大電圧−基底電圧)9−1 の電圧をアナログ変換出力として得ることができる。す
なわちデジタル入力の上位8ビツトで決まる分圧電圧を
Vnとし、これを取シ出すスイッチヲSnとし、このス
イッチSnをオンさせるスイッチ制御信号Anが能動状
態にあるとする。ここでデジタル入力D1nの最下位ピ
ッ)Doの状態に応じて、これが非能動値であれば上記
スイッチSnだけをオンさせるようにスイッチ制御信号
Gnが能動状態となシ、他のスイッチは全て、オフし、
分圧電圧Vnが出力される。また上記最下位ビットDo
の状態が能動値であれば、上記スイッチSnおよび隣接
する高い分圧電圧vn+1に対応するスイッチSn+1
f同時にオンさせるようにスイッチ制御信号Gn、G
n+1が能動状態になる。したがって、この場合、谷ス
イッチso〜5256のオン抵抗は含て弄しくその値f
f:Rとすればその状態は第3図に示すようになる。す
なわちここでも抵抗rl”r256の値がスイッチs。
〜8266のオン抵抗値Rよシも充分に小さい条件ケ満
たし、かつ各分圧電圧VO”””V256間の最小単位
の差岨圧ivとすれば第3・lに示すようにスイッチS
n、Sn+1が同時にオンとすると、アナログ出力端子
AOUTの出力電圧VOUTは、次の1)式で与えられ
る。
たし、かつ各分圧電圧VO”””V256間の最小単位
の差岨圧ivとすれば第3・lに示すようにスイッチS
n、Sn+1が同時にオンとすると、アナログ出力端子
AOUTの出力電圧VOUTは、次の1)式で与えられ
る。
VOUT = Vyl + I//2v −
1)すなわちこの状態では9ビ、ト分解能に対応する精
度で出力電圧voUTが得られたことになる。
1)すなわちこの状態では9ビ、ト分解能に対応する精
度で出力電圧voUTが得られたことになる。
ここで各抵抗r 1’〜r256の値に対して各スイッ
チ5o=82s+sのオン抵抗値Rを充分に大きくする
条件について考える。たとえばこのよりなり/A変換器
を半導体基板上に構成する場合、拡散抵抗、ポリシリコ
ン抵抗、メタル抵抗、薄膜抵抗等を用いることになるが
、分圧回路の抵抗rの抵抗値は0.1Ω〜100Ω程腿
でよい。またこの場合、スイッチSo”52S6をMO
S−FETスイッチで構成すると、通電の素子寸法でそ
のオン抵抗は1にΩ〜100にΩ程度であり上述の条件
を十分に満足させることができる。
チ5o=82s+sのオン抵抗値Rを充分に大きくする
条件について考える。たとえばこのよりなり/A変換器
を半導体基板上に構成する場合、拡散抵抗、ポリシリコ
ン抵抗、メタル抵抗、薄膜抵抗等を用いることになるが
、分圧回路の抵抗rの抵抗値は0.1Ω〜100Ω程腿
でよい。またこの場合、スイッチSo”52S6をMO
S−FETスイッチで構成すると、通電の素子寸法でそ
のオン抵抗は1にΩ〜100にΩ程度であり上述の条件
を十分に満足させることができる。
なお本発明は上記実施例に限定されるものではなく、上
記実施例では8ビツト分解能の回路構成に対して1ビツ
トを拡張して9ビツトの分解能を得るようにしているが
複数ビットを拡張してもよいことは勿論で必る。第4図
は拡張ビットとして2ビツトEXT 1.EXT 2を
設けた構成を示すブロック図である。すなわちこの場合
、各スイッチSに制御回路Gを有する論理制御回路RC
Lはスイッチ選択信号Aと、拡張ビットEXT 1.
EXT zの内容に応じてオンすべきスイッチSを選択
する。すなわち、拡張ビットEXT 、 、 EXT
2の信号は第4図に示すようにオアゲートηR1アン
ドr−トANDおよびインバータINVからなる論理回
路へ入力され次表に示すように出力ラインLl 、L
2 + 1−3に制御する。
記実施例では8ビツト分解能の回路構成に対して1ビツ
トを拡張して9ビツトの分解能を得るようにしているが
複数ビットを拡張してもよいことは勿論で必る。第4図
は拡張ビットとして2ビツトEXT 1.EXT 2を
設けた構成を示すブロック図である。すなわちこの場合
、各スイッチSに制御回路Gを有する論理制御回路RC
Lはスイッチ選択信号Aと、拡張ビットEXT 1.
EXT zの内容に応じてオンすべきスイッチSを選択
する。すなわち、拡張ビットEXT 、 、 EXT
2の信号は第4図に示すようにオアゲートηR1アン
ドr−トANDおよびインバータINVからなる論理回
路へ入力され次表に示すように出力ラインLl 、L
2 + 1−3に制御する。
表
そして、上記出力ラインl−1+ t2 + t3″
3よびスイッチ選択論理回1@ SELのスイッチ選択
信号Aを与え゛られる制何1回路Gは、たとえば第5図
に示すような構成とすればよい・すなわち5個のアンド
ダートANDの谷一方の入カヘスイ。
3よびスイッチ選択論理回1@ SELのスイッチ選択
信号Aを与え゛られる制何1回路Gは、たとえば第5図
に示すような構成とすればよい・すなわち5個のアンド
ダートANDの谷一方の入カヘスイ。
チ選択信号An−3+ An−2+ A、−11An+
1およびAn+2をそれぞれ与える。ま7ヒ上記アンド
グ〜トANbの各他方の入力へそれぞれ出力ラインt2
゜t3 + tl + 12およびt3をそれぞれ接続
する。ぞして各アンドグー) ANDの出力およびスイ
ッチ選択信号Anを6人力のオアr −トORへ与えて
その論理和を得、この出力をスイッチ制御信号Gとして
対応するスイッチへ与えるようにすればよい。
1およびAn+2をそれぞれ与える。ま7ヒ上記アンド
グ〜トANbの各他方の入力へそれぞれ出力ラインt2
゜t3 + tl + 12およびt3をそれぞれ接続
する。ぞして各アンドグー) ANDの出力およびスイ
ッチ選択信号Anを6人力のオアr −トORへ与えて
その論理和を得、この出力をスイッチ制御信号Gとして
対応するスイッチへ与えるようにすればよい。
このようにすれば第6図に示す拡張ビットの内容とそれ
による等価回路およびその出力電圧を示す図のようにな
る。すなわち拡張ビットEXT I 、 EXT 2
の値がt Ou t% OIIであれば対応するスイッ
チSnのみがオンし、出力電圧vnが得られる。また拡
張、ビットEXT、 、 EXT2の値がII OI
I II 17+であれば対応するスイッチSn1隣接
する高い電位側のスイッチSn+1 、Sn+2および
低い電位側のスイッチ5n−2がそれぞれオンし、出力
電圧vn+v/4が得られる。同様に拡張ビットEXT
+ 、 EXT 2の値が1″′°10”であれば
フイ、ソチSn・Sn+1の2個がオンし出力電圧Vn
十v/2が得られる。さらに拡張ピッ’tF、XTI。
による等価回路およびその出力電圧を示す図のようにな
る。すなわち拡張ビットEXT I 、 EXT 2
の値がt Ou t% OIIであれば対応するスイッ
チSnのみがオンし、出力電圧vnが得られる。また拡
張、ビットEXT、 、 EXT2の値がII OI
I II 17+であれば対応するスイッチSn1隣接
する高い電位側のスイッチSn+1 、Sn+2および
低い電位側のスイッチ5n−2がそれぞれオンし、出力
電圧vn+v/4が得られる。同様に拡張ビットEXT
+ 、 EXT 2の値が1″′°10”であれば
フイ、ソチSn・Sn+1の2個がオンし出力電圧Vn
十v/2が得られる。さらに拡張ピッ’tF、XTI。
EXT 2の値がto 1rp ut 1”であればス
イッチ5H−1+ Sn+ SH+1 + Sn+3の
4個がオンし、出力電圧vn+3/4vを得ることがで
きる。
イッチ5H−1+ Sn+ SH+1 + Sn+3の
4個がオンし、出力電圧vn+3/4vを得ることがで
きる。
すなわちこの場合、分圧回路の抵抗rl〜r256の抵
抗値rは各スイッチS o = 8256のオン抵抗R
との間にr < Rの関係にある。したがって、オンし
たスイッチの各タラf %圧は見かけ上、電圧源とみな
すことができる。ここで出力電圧VOUT = Vn+
v/4におけるオンしているスイッチ5n−2・Sn
・Sn+1 ・Sn+2でらる。した妙よって、上記各
タップ電圧は、Vn−2v、vn。
抗値rは各スイッチS o = 8256のオン抵抗R
との間にr < Rの関係にある。したがって、オンし
たスイッチの各タラf %圧は見かけ上、電圧源とみな
すことができる。ここで出力電圧VOUT = Vn+
v/4におけるオンしているスイッチ5n−2・Sn
・Sn+1 ・Sn+2でらる。した妙よって、上記各
タップ電圧は、Vn−2v、vn。
Vn+v 、 Vn+2 vである。したがって、キル
ヒホツフの定理によシアナログ出力AOUTにおかる電
流総和はゼロに等しく次の′2)式が成立する。
ヒホツフの定理によシアナログ出力AOUTにおかる電
流総和はゼロに等しく次の′2)式が成立する。
したがって出力電圧VouT= Vn+ v/4となる
。
。
以上のように本発明によればデジタル入力のビット数に
比して小さな回路規模にでき、高精度のアナログ変換を
行なうものでもチップ面積を小さくでき、しかもアナロ
グ出力端子の寄生容量も増加せず、それによって高速動
作を行なうことができるデジタル−アナログ変換回路を
提供することができる。
比して小さな回路規模にでき、高精度のアナログ変換を
行なうものでもチップ面積を小さくでき、しかもアナロ
グ出力端子の寄生容量も増加せず、それによって高速動
作を行なうことができるデジタル−アナログ変換回路を
提供することができる。
第1図は従来の脇変換器の一例を示すブロック図、第2
図は本発明の一実施例金示すグロック図、第3図は上記
実施例の動作を説明する回路図、第4図は本発明の他の
実施例の要部を示す回路図、第5図は第4図の制御回路
を示すブロック図、第6図は第5図に示す制御回路の動
作を説明する図である。 ■・・・基準電圧源、r、1+r2・・・r256・・
・抵抗(分圧回路)、So・・・5256・・・スイッ
チ、SEL・・・スイッチ選択論理回路、RCL・・・
論理制御回路。 出願人代理人 弁理士 鈴 江 武 彦s 3 図 第 4 図
図は本発明の一実施例金示すグロック図、第3図は上記
実施例の動作を説明する回路図、第4図は本発明の他の
実施例の要部を示す回路図、第5図は第4図の制御回路
を示すブロック図、第6図は第5図に示す制御回路の動
作を説明する図である。 ■・・・基準電圧源、r、1+r2・・・r256・・
・抵抗(分圧回路)、So・・・5256・・・スイッ
チ、SEL・・・スイッチ選択論理回路、RCL・・・
論理制御回路。 出願人代理人 弁理士 鈴 江 武 彦s 3 図 第 4 図
Claims (1)
- 複数の抵抗を直列に接続した分圧回路と、この分圧回路
の各分圧電圧をアナログ出力として取り出す複数のスイ
ッチと、この複数のスイッチを外部から与えられるデジ
タル入力に応じて1個だけを選択するスイッチ選択信号
を出力するスイッチ選択論理回路と、このスイッチ選択
論理回路のスイッチ選択信号と、上記デジタル入力の拡
張ビットの信号とを与えられ1個または複数個のスイッ
チを同時にオンさせる論理制御回路とを具備するデジタ
ル−アナログ変換回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58068082A JPS59193621A (ja) | 1983-04-18 | 1983-04-18 | デジタル−アナログ変換回路 |
EP84104115A EP0123222B1 (en) | 1983-04-18 | 1984-04-12 | Digital-to-analog converter |
DE8484104115T DE3483790D1 (de) | 1983-04-18 | 1984-04-12 | Digitalanalogwandler. |
US06/601,247 US4665381A (en) | 1983-04-18 | 1984-04-17 | Digital-to-analog converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58068082A JPS59193621A (ja) | 1983-04-18 | 1983-04-18 | デジタル−アナログ変換回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59193621A true JPS59193621A (ja) | 1984-11-02 |
JPH0519848B2 JPH0519848B2 (ja) | 1993-03-17 |
Family
ID=13363467
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58068082A Granted JPS59193621A (ja) | 1983-04-18 | 1983-04-18 | デジタル−アナログ変換回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4665381A (ja) |
EP (1) | EP0123222B1 (ja) |
JP (1) | JPS59193621A (ja) |
DE (1) | DE3483790D1 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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1983
- 1983-04-18 JP JP58068082A patent/JPS59193621A/ja active Granted
-
1984
- 1984-04-12 EP EP84104115A patent/EP0123222B1/en not_active Expired - Lifetime
- 1984-04-12 DE DE8484104115T patent/DE3483790D1/de not_active Expired - Lifetime
- 1984-04-17 US US06/601,247 patent/US4665381A/en not_active Expired - Lifetime
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Publication number | Publication date |
---|---|
JPH0519848B2 (ja) | 1993-03-17 |
DE3483790D1 (de) | 1991-02-07 |
EP0123222B1 (en) | 1991-01-02 |
EP0123222A3 (en) | 1988-01-13 |
EP0123222A2 (en) | 1984-10-31 |
US4665381A (en) | 1987-05-12 |
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